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AR# 50579

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (SE 14.1/Vivado 2012.1) - m_axis_cq_tready および m_axis_rc_tready 信号が 22 ビットの理由

説明

問題のあったバージョン : v1.1
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 47441) 参照

『7 Series PCIe Gen3 Product Guide』 (PG023) には、m_axis_cq_tready および m_axis_rc_tready の幅がそれぞれ 1 ビットであると記述されていますが、このコアのサンプル デザイン ソース ファイルには、これらの信号が 22 ビットと定義されています。

ソリューション

m_axis_cq_tready および m_axis_rc_tready のポート幅は 22 ビットです。すべてのピンは同じ機能を持つので、同じ値で起動される必要があります。

信号はタイミング クロージャーを達成しやすくするために 22 ビットになっています。

注記 : 「問題のあったバージョン」は問題が最初に発生したバージョンを指します。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは行われていません。

改訂履歴
2012/09/25 - 初版

AR# 50579
日付 08/28/2013
ステータス アクティブ
種類 一般
デバイス
  • Virtex-7
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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