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AR# 50638

14.1 TIMING_ANALYZER - BUFGMUX を介した DCM/PLL からのディスクリート ジッターの伝搬に問題があるか

説明


クロック パスのディスクリート ジッターが期待値よりも高いようです。このパスを解析すると、DCM/PLL からの速度の遅いクロック信号に BUFGMUX が接続されていることがわかりました。

よくないケース (最速クロック パス、青いパス) のみがツールで解析されるのであれば、なぜこの PLL/DCM がレポートされているパスにはない場合でも、タイミング解析でセカンダリ クロック パスからのディスクリート ジッターがあるのでしょうか。

ソリューション


case925199_clock_path_problem.jpg

タイミング レポート情報 :
case925199_timing_report.JPG

これは Timing Analyzer ツールでの既知の問題です。

タイミング解析で、影響するフリップフロップのクロック パスにディスクリート ジッターが見られる可能性があります ("toggle2")。DCM/PLL からのディスクリート ジッターの標準値は、レポートされる値の半分である必要があります。約 0.224 ns です。これは「Data Sheet: DC and Switching Characteristics」で確認できます。

このフリップフロップの唯一のディスクリート ジッターは ck_100_200i/pll_base コンポーネントからくるはずです。しかし、pl_fpga_ck の PERIOD 制約により高い優先順位が設定されている場合でも、セカンダリ PLL 「ck_25_100+125_feci/pll_base」からのディスクリート ジッターがツールによって追加されます。

このエラーを回避するには、タイミング レポートを TIG、BUFGMUX へのセカンダリ入力クロックで修正できます。この後、唯一のディスクリート ジッターは、求めるクロック パスにある PLL に関連付けられているものになります。
case925199_clock_path_sol.jpg
AR# 50638
日付 01/16/2013
ステータス アクティブ
種類 既知の問題
デバイス
  • FPGA Device Families
ツール
  • ISE Design Suite - 14.1
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