このアンサーは、SelectIO ソリューション センター (Xilinx Answer 50924) のデザイン アシスタント (Xilinx Answer 50926) の一部です。
I/O 周波数が高いとシグナル インテグリティの問題に直面する可能性が高まるため、プロトタイプ作成前に、これらのインターフェイスをシミュレーションすることが不可欠です。
ボード インターフェイスをシミュレーションするには、そのインターフェイスに関連付けられているボード上のすべてのコンポーネントをモデル化する必要があります。IBIS は電気的モデル規格で、EDA ベンダーの間で広く認められているビヘイビアー構文でボード コンポーネント (IC バッファー、コネクタ、および伝送ライン) のコンポーネント モデルを定義するのに使用されます。
IBIS は I/O Buffer Interface Specification の略で、電子工業会 (EIA) により規定されています。I/O スイッチングおよびパッシブ コンポーネント ビヘイビアーを表形式でモデル化します。
IC の IBIS モデルは I/V 出力カーブ、立ち上がり/立ち下がりの遷移データ、デバイスのパッケージ寄生情報から構成されています。
IBIS モデルは I/O バッファーの電気特性に関する情報を提供することを目的にしていますが、通常は、システムまたはボード レベルのタイミング解析の遅延計算には使用されません。
ザイリンクス SelectIO IBIS モデルは、デバイス ファミリの実際の I/O 回路の HSPICE モデルから抽出されています。
IBIS は、CMOS、BiCMOS、TTL といった主なテクノロジーに関連付けられているベースライン アーキテクチャを導入しました。
次の機能が含まれていました。
IBIS の CMOS I/O モデルは一般的に次のように表されます。
入力バッファーがない点に留意してください。これは、ほとんどの CMOS 入力バッファー回路が非常にハイ インピーダンスであるためです。シグナル インテグリティのモデル化に唯一関連している情報は、入力スイッチングしきい値です (どの入力または双方向ピンにも提供されています)。
モデル ファイルの構造
各ザイリンクス IBIS モデル ファイルには、ヘッダー セクションがあります。そこには次の情報が含まれています。
それに、一部のデバイス情報、すなわりコンポーネント名と一部の基本パッケージ寄生パラメーターが含まれています。
R_pkg、L_pkg、および C_pkg の値は、デバイス パッケージ ピンに関連付けられているデフォルトのパッケージ寄生値を表しています。
コンポーネント パッケージ情報の後に、[Pin] マッピング セクションが続きます。このセクションのピンはそれぞれ、デバイス バッファー モデルにマップされています。ザイリンクス FPGA の場合、非常にたくさんの I/O 規格がサポートされいるため、ファミリ別の IBIS モデル ファイルの各ピンにサポートされている I/O 規格を割り当てます。
マッピング セクションは IOSTANDARD に対し正しいモデルを選択します。たとえば、DIFF_SSTL12_T_DCI_S_HP_O_P はドライバーの同等モデルである SSTL12_DCI_S_HP_O にマップされ、DIFF_SSTL18_I_S_HP_P と DIFF_SSTL18_I_S_HP_N はどちらも SSTL18_I_S_HP にマップされます。両方ともシングルエンドの IOSTANDARD であり、同等モデルは SSTL18_I_S_HP だからです。
このセクションの後には、個々の I/O 規格モデルが含まれている [Model] セクションが続きます。各 [Model] セクションの上部には、モデル タイプ (I/O、入力専用、出力専用など)、極性、イネーブル ピン、入力しきい値 (Vinl/Vinh)、抽出回路に関連した参照寄生情報、I/O パッドの総キャパシタンス (C_comp) が記載されています。
[Model] セクションの各モデルに対し、出力バッファーのプルアップおよびプルダウン トランジスタが DC I/V 特性の表 ([Pullup] および [Pulldown])、および AC V/T の表 ([Rising Waveform] および [Falling Waveform]) に表記されています。これらの表のそれぞれに対し、データが typ (標準)、min (最小)、max (最大) という 3 つのコーナーに分けて表示されています。
I/O ピンの全体的な信号動作はこれら 4 つの表からだいたい決まります。
また、[GND Clamp] および [POWER Clamp] の表もあります。これらは ESD およびクランプ ダイオードのプロパティを表しています。
これらは、ピンにオーバーシュートがあるときに信号動作に影響する傾向があります。
IBIS モデル ファイルのビューアーには、I/V および V/T の表の表示機能があります。次は [Rising Waveform] の例です。
パッケージ寄生
ザイリンクス ツールでデザインから抽出された IBIS モデルの場合、モデルにパッケージ寄生のセットが含まれます。この情報により、デザイン内の信号伝搬に関しより正確な予測がしやすくなります。
IBIS モデルおよび HSPICE:
IBIS と SPICE モデルの違いについては、(Xilinx Answer 2932) を参照してください。このアンサーからモデルをダウンロードすることもできます。
IBIS モデルの一般情報については、(Xilinx Answer 3359) を参照してください。Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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50644 | SelectIO デザイン アシスタント: IBIS モデルおよびシミュレーション | N/A | N/A |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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2932 | IBIS - IBIS モデル (SPICE モデルとの違い) について | N/A | N/A |
3359 | IBIS シミュレーション - IBIS モデルで提供される情報とされない情報について | N/A | N/A |
AR# 50653 | |
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日付 | 06/02/2017 |
ステータス | アクティブ |
種類 | ソリューション センター |
デバイス |