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AR# 50676

MIG v3.91 Virtex-6 DDR3/DDR2 - XST で [Add I/O Buffers] を使用するとデザインでエラーが発生する

説明

MIG Virtex-6 DDR3/DDR2 デザインでは、phy_control_io モジュールにあるすべてのアドレス ピンおよび制御ピンを除き、I/O プリミティブが HDL に明示的にインスタンシエートされます。

すべての信号に対して I/O バッファーがインスタンシエートされていないため、UCF で定義されている IOSTANDARDS がポートに正しく割り当てられません。

ソリューション

これは、XST の -iobuf オプション ([Add I/O Buffers]) が使用されている場合にのみ発生します。

この問題は、14.2 リリースで Verilog および VHDL デザインの両方で修正されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
50642 MIG Virtex-6 および Spartan-6 v3.92 - ISE Design Suite 14.3 でのリリース ノートおよび既知の問題 N/A N/A
AR# 50676
日付 08/18/2014
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-6
IP
  • MIG Virtex-6 and Spartan-6
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