AR# 50719

Clocking Wizard v3.6/v4.2 - リリースノートおよび既知の問題

説明

これは、ISE Design Suite14.2 でリリースされた Clocking Wizard v3.6 および Vivado 2012.2 ツールでリリースされた Clocking Wizard v4.2 に関するリリースノートです。

一般情報
新機能
修正点
既知の問題

ソリューション

一般情報

Clocking Wizard v3.6 および v4.2 では 7 シリーズ FPGA および Zynq デバイスがサポートされています。

v3.6 の新機能

7 シリーズ FPGA でのスペクトラム拡散クロック供給のサポートを追加

v4.2 の新機能

7 シリーズ FPGA でのスペクトラム拡散クロック供給のサポートを追加。高速シミュレーション機能を追加。

v3.6 & v4.2 の修正点

なし

v3.6 の既知の問題

Virtex-6 をターゲットにすると、VHDL プロジェクトで MMCM_ADV モジュールが見当たりません。この問題を回避するには、Virtex-6 VHDL の場合 Clocking Wizard v3.5 を使用します。

Clocking Wizard v3.6 で、出力バッファーに BUFHCE を選択すると、デフォルトの制約ではサンプルデザインを配線できない可能性があります。BUFHCE はシングルクロック領域を駆動することができます。

Clocking Wizard v3.5 では、出力バッファーに BUFHCE が選択されているサンプルデザインのインプリメンテーションで、複数のクロック領域に配置されているロジックが原因でエラーが発生する場合があります。この問題を回避するには、出力クロックピンと BUFHCE を同じバンクにロックする制約を設定します。

v4.2 での既知の問題

1. [Output Clock Settings] ページで、クロック出力の駆動するもの (例 : BUFG や BUFH) を選択できますが、各出力ごとに異なるドライブを選択することはできません。この問題は、<core_name>.vhd (.xci ではない) をインスタンシエートしてバッファーのインスタンシエーションを変更すると回避できます。

2. VHDL サンプルデザインをシミュレーションする場合は、次のエラーメッセージが表示されることがあります。

# ERROR: Freq of CLK_OUT[1] is not correct

これは VHDL の Unisim モデルの周波数計測の丸め問題のために発生しますが、Verilog モデルを使用すると回避できます。

3. VHDL プロジェクトの場合、拡散スペクトラムがイネーブルになっていると、サンプルデザインの COUNT ポート宣言からセミコロンが抜けます。これにより、合成およびシミュレーションでエラーになります。サンプルデザインおよびテストベンチの COUNT ポート宣言にセミコロンを追加すると、この問題は回避できます。

; : out std_logic;

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AR# 50719
日付	07/31/2012
ステータス	アーカイブ
種類	一般
デバイス	Kintex-7 Virtex-6 Virtex-7 More Zynq-7000 Spartan-6 ?????? Less

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Clocking Wizard v3.6/v4.2 - リリース ノートおよび既知の問題

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