AR# 50795

LogiCORE IP XAUI、Vivado、7 シリーズ - XAUI サンプル デザインでのタイミング エラー

説明

7 シリーズ FPGA をターゲットにすると、XAUI コアのサンプル デザインでタイミング エラーが発生することがあります。

ソリューション

この問題を回避するには、コアが選択した GT の近くに配置されるように制約を付けます。

XDC ファイルで次のエリア グループの 1 つを使用します。

A. スライス範囲エリア グループを作成します。

create_pblock pblock_xaui_block
add_cells_to_pblock [get_pblocks pblock_xaui_block]  [get_cells -quiet [list xaui_block]]
resize_pblock [get_pblocks pblock_xaui_block] -add {SLICE_XnnnYnnn:SLICE_XnnnYnnn}

(SLICE_XnnnYnnn:SLICE_XnnnYnnn は、GT の近くにコアを配置するために最適な範囲です。)
 

B. スライス範囲よりもクロック領域の方を使用する場合は、次を使用できます。

create_pblock pblock_xaui_block
add_cells_to_pblock [get_pblocks pblock_xaui_block]  [get_cells -quiet [list xaui_block]] 
resize_pblock [get_pblocks pblock_xaui_block] -add {CLOCKREGION_X1Y2}

(XnYn は GT の近くのクロック領域の最適な数値です。)
AR# 50795
日付 11/06/2014
ステータス アクティブ
種類 一般
IP