2. サポート
  3. AR# 50800: 2012.2 Vivado - Vivado 統合設計環境で INIT 属性がプロジェクト設定にかかわらず Verilog 形式で表示される

AR# 50800

2012.2 Vivado - Vivado 統合設計環境で INIT 属性がプロジェクト設定にかかわらず Verilog 形式で表示される

説明

PlanAhead および Vivado では、プロジェクト設定が VHDL であるか Verilog であるかにかかわらず、INIT 属性値が Verilog 形式で表示されます。

たとえば、[Instance Properties] ビューの [Attributes] タブに、フリップフロップの INIT 値が 1'b0 または 1'b1 と表示されます。

ソリューション

LUT の INIT 属性値は Verilog 形式で表示されるようになっており、プロジェクトに選択している HDL 言語とは関係ありません。

Vivado 2012.3 では、INIT 値が特定の HDL 言語に関係しない一般的な形式で表示されるよう変更されています。

AR# 50800
日付 06/05/2014
ステータス アーカイブ
種類 一般
ツール