AR# 50802

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7 シリーズ、UltraScale、および UltraScale+ - 電源投入時の I/O のステート

説明

7 シリーズ、UltraScale、および UltraScale+ デバイスの場合、すべての電源レールに電源が投入された後、コンフィギュレーション前には I/O のステートはどうなっていますか。

ソリューション

7シリーズ、UltraScale、および UltraScale+ FPGA のデータシートには、次のように記載されています。

電源投入時に流れる電流が最小となり、I/O がトライステートとなるように、電源は VCCINT、VCCBRAM、VCCAUX、VCCAUX_IO、VCCO の順に投入することを推奨しています。

7シリーズ、UltraScale、および UltraScale+ FPGA には、PUDC_B と呼ばれるピンが含まれています。Low にすると、各 SelectIO ピンの内部プルアップ抵抗が有効になります。

High にすると、各 SelectIO ピンの内部プルアップ抵抗が無効になります。このピンのステートは、コンフィギュレーションが終了するまで電源投入からの I/O のステートに影響します。このため、PUDC が High の場合は、電源投入後に I/O がトライステートになります。



レールに電源が投入される前の I/O のステートは保証されません。

注記 : クランプ ダイオードがあるため、Vcco に電源が投入される前に I/O が駆動されると、Vcco レールのバイアスが逆になります。

詳細は、(Xilinx Answer 45985) を参照してください。

アンサー レコード リファレンス

関連アンサー レコード

AR# 50802
日付 08/10/2020
ステータス アクティブ
種類 一般
デバイス 詳細 概略
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