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AR# 50802

7 シリーズ - 電源投入時の I/O のステート

説明

すべての電源レールに電源が投入された後、コンフィギュレーション前には I/O のステートはどうなっていますか。

ソリューション


7 シリーズ FPGA データシートには、次のように記述されています。

推奨される電源投入シーケンスは、VCCINT、VCCBRAM、VCCAUX、 VCCAUX_IO、および VCCO の順で、最小の電流引き込みを達成し、I/O が電源投入時にトライステートになります。

7 シリーズ FPGA には PUDC_B というピンが含まれます。 PUDC_B が Low の場合、内部プルアップ抵抗が各 SelectIO ピンでイネーブルになります。PUDC_B が High の場合、内部プルアップ抵抗は各 SelectIO ピンでディスエーブルになります。このピンのステートは、コンフィギュレーションが終了するまで電源投入からの I/O のステートに影響します。このため、PUDC が High の場合は、電源投入後に I/O がトライステートになります。

レールに電源が投入される前の I/O のステートは保証されません。

注記 : クランプ ダイオードがあるため、Vcco に電源が投入される前に I/O が駆動されると、Vcco レールのバイアスが逆になります。詳細は、(ザイリンクス アンサー 45985) を参照してください。

アンサー レコード リファレンス

関連アンサー レコード

AR# 50802
日付 02/13/2013
ステータス アクティブ
種類 一般
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
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