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AR# 50835

7 Series Integrated Block for PCI Express v1.6 (ISE 14.2/Vivado 2012.2) - Root Port コンフィギュレーションの VHDL シミュレーション サポート

説明



問題のあったバージョン : v1.6
修正されたバージョンおよびその他の既知の問題 : (ザイリンクス アンサー 40469) を参照

7 Series Integrated Block for PCI Express v1.6 の Root Port コンフィギュレーションは Verilog でのみサポートされます。

VHDL は、MTI でのみサポートされます。



シミュレーター言語サポート
Cadence 社 Incisive Enterprise Simulator (IES)
Verilog
Synopsys 社 VCS および VCS MXVerilog
Mentor Graphics ModelSim (MTI)Verilog/VHDL
XSIM (Vivado)Verilog



ソリューション


これは既知の問題であり、今後のコアのリリースで修正される予定です。


注記 : 「問題のあったバージョン」は問題が最初に発生したバージョンを指します。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

改訂履歴
2012/07/25 - 初版
AR# 50835
日付 02/25/2013
ステータス アクティブ
種類 既知の問題
ツール
  • ISE Design Suite - 14.2
  • Vivado - 2012.2
IP
  • 7 Series Integrated Block for PCI Express (PCIe)
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