UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
  1. ザイリンクス - Adaptable. Intelligent.
  2. サポート
  3. AR# 50917: LogiCORE IP FIFO Generator - リリース ノートおよび既知の問題

AR# 50917

LogiCORE IP FIFO Generator - リリース ノートおよび既知の問題

説明


このアンサーは CORE Generator LogiCORE IP FIFO Generator のリリース ノートです。

コアの各バージョンについて、次の情報が掲載されています。
  • 一般情報
  • 新機能
  • 修正点
  • 既知の問題
  • テクニカル サポート

ソリューション


一般情報

インストール手順、一般的な CORE Generator の既知の問題、デザイン ツール要件については、IP のリリース ノート ガイドを参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

このコアの IP インストール手順の最新アップデートは、次のサイトを参照してください。
http://japan.xilinx.com/products/ipcenter/FIFO_Generator.htm
ソフトウェア要件は、このサイトにある 「ソフトウェア要件」 のリンク先を参照してください。

このアンサーには、ザイリンクス LogiCORE IP FIFO Generator ソリューションのリリース ノートが含まれます。このコアの最新アップデートは、次の製品ページを参照してください。
http://japan.xilinx.com/products/ipcenter/FIFO_Generator.htm

LogiCORE IP Fifo Generator v9.3

新機能

ISE
  • ISE 14.3 デザイン ツールをサポート
  • AXI4 Stream FIFO に対しクロック イネーブルをサポート

Vivado
  • 2012.3 ツール サポート
  • AXI4 Stream FIFO に対しクロック イネーブルをサポート
  • クロス クロック ドメイン ロジックに対し IP レベルの制約

サポートされるデバイス :

ISE - このリリースのコアでは、次のデバイス ファミリがサポートされます。
  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス
  • すべての Virtex-6 デバイス
  • すべての Spartan-6 デバイス
  • すべての Virtex-5 デバイス
  • すべての Spartan-3 デバイス
  • すべての Virtex-4 デバイス

Vivado
  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス

修正された問題

ISE
  • なし

Vivado
  • なし

既知の問題

ISE

v9.3 のリリース時点での既知の問題は次のとおりです。
  • XCO ファイルをインポートすると XCO コンフィギュレーションが変更される
    説明 : FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。



    CR 467240
    (ザイリンクス アンサー 31379)
  • 共通クロック ビルトイン FIFO への最初の書き込みの後のステータス フラグが確約されない
    説明 : Virtex-6 FPGA の非同期リセットのある共通クロック ビルトイン FIFO コンフィギュレーションを使用していると、最初の書き込みの後に FIFO ステータス フラグの正しい動作が確約されません。

    回避策 : リセットの負のエッジを RDCLK/WRCLK に同期させます。
    回避策の詳細、追加情報は、(ザイリンクス アンサー 41099) を参照してください。

Vivado

v9.3 のリリース時点での既知の問題は次のとおりです。
  • 説明 : FIFO Generator を古いバージョンから最新版にアップグレードしようとすると次のようなエラー メッセージが表示されます。
    ERROR: [Common 17-69] Command failed: invalid command name "puts" and Auto Upgradation does not work.

    CR 665836
LogiCORE IP FIFO Generator v9.2
新機能

ISE
  • ISE 14.2 デザイン ツールをサポート
  • AXI4 Stream パケット FIFO に対し正確なデータ カウントをサポート

Vivado
  • 2012.2 ツール サポート
  • AXI4 Stream パケット FIFO に対し正確なデータ カウントをサポート

サポートされるデバイス



ISE
このリリースのコアでは、次のデバイス ファミリがサポートされます。
  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス
  • すべての Virtex-6 デバイス
  • すべての Spartan-6 デバイス
  • すべての Virtex-5 デバイス
  • すべての Spartan-3 デバイス
  • すべての Virtex-4 デバイス

Vivado
  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス

修正された問題

ISE
  • なし

Vivado
  • なし

既知の問題

ISE

v9.2 のリリース時点での既知の問題は次のとおりです。
  • XCO ファイルをインポートすると XCO コンフィギュレーションが変更される
    説明 : FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。



    CR 467240
    (ザイリンクス アンサー 31379)
  • 共通クロック ビルトイン FIFO への最初の書き込みの後のステータス フラグが確約されない
    説明 : Virtex-6 FPGA の非同期リセットのある共通クロック ビルトイン FIFO コンフィギュレーションを使用していると、最初の書き込みの後に FIFO ステータス フラグの正しい動作が確約されません。

    回避策 : リセットの負のエッジを RDCLK/WRCLK に同期させます。
    回避策の詳細、追加情報は、アンサー 41099 を参照してください。

Vivado
  • 説明 : FIFO Generator を古いバージョンから最新版にアップグレードしようとすると次のようなエラー メッセージが表示されます。
    ERROR: [Common 17-69] Command failed: invalid command name "puts" and Auto Upgradation does not work.

    CR 665836

LogiCORE IP FIFO Generator v9.1

新機能

ISE
  • ISE 14.1 デザイン ツールをサポート
  • 防衛グレード Virtex-7Q、Kintex-7Q、Artix-7Q および Zynq-Q、防衛グレード低電力 Kintex-7QL および Artix-7QL、オートモーティブ Zynq デバイス サポート
  • AXI FIFO に対し、最高 4096 までのデータ幅をサポート
  • AXI FIFO に対し、サイドバンド信号としてプログラマブルの Full/Empty フラグをサポート

Vivado
  • 2012.1 ツール サポート
  • 防衛グレード Virtex-7Q、Kintex-7Q、Artix-7Q および Zynq-Q、防衛グレード低電力 Kintex-7QL および Artix-7QL、オートモーティブ Zynq デバイス サポート
  • AXI FIFO に対し、最高 4096 までのデータ幅をサポート
  • AXI FIFO に対し、サイドバンド信号としてプログラマブルの Full/Empty フラグをサポート

サポートされるデバイス :

ISE

このリリースのコアでは、次のデバイス ファミリがサポートされます。
  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス
  • すべての Virtex-6 デバイス
  • すべての Spartan-6 デバイス
  • すべての Virtex-5 デバイス
  • すべての Spartan-3 デバイス
  • すべての Virtex-4 デバイス

Vivado
  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス

修正された問題

ISE
  • なし

Vivado
  • なし

既知の問題

ISE

v9.1 のリリース時点での既知の問題は次のとおりです。
  • XCO ファイルをインポートすると XCO コンフィギュレーションが変更される
    説明 : FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。

    CR 467240
    (ザイリンクス アンサー 31379)
  • 共通クロック ビルトイン FIFO への最初の書き込みの後のステータス フラグが確約されない
    説明 : Virtex-6 FPGA の非同期リセットのある共通クロック ビルトイン FIFO コンフィギュレーションを使用していると、最初の書き込みの後に FIFO ステータス フラグの正しい動作が確約されません。
    回避策 : リセットの負のエッジを RDCLK/WRCLK に同期させます。
    回避策の詳細、追加情報は、(ザイリンクス アンサー 41099) を参照してください。

Vivado
  • なし

LogiCORE IP FIFO Generator v8.4

新機能
  • ISE 13.4 デザイン ツールをサポート
  • パケット FIFO 機能の追加
  • Virtex-7、Virtex-7 -2L、Virtex-7 -2G、Virtex-7 XT、Kintex-7、Kintex-7 -2L、Artix-7、Zynq-7000* のサポートを追加

修正点
  • なし

既知の問題

LogiCORE IP FIFO Generator v8.3

新機能
  • 13.3 ISE デザイン ツール サポート
  • Virtex-6QL および Spartan-6Q デバイスをサポート

修正点
  • CR617397 - 書き込み応答および読み出しデータ チャネルの M_ACLK マッピングが修正されています

既知の問題
  • (ザイリンクス アンサー 31379) - FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。
  • (ザイリンクス アンサー 41099) - Virtex-6 FPGA の非同期リセットのある共通クロック ビルトイン FIFO コンフィギュレーションを使用していると、最初の書き込みの後に FIFO ステータス フラグの正しい動作が確約されません。

LogiCORE IP FIFO Generator v8.2

新機能
  • ISE 13.2 デザイン ツールをサポート
  • Kintex-7L、Virtex-7L、Artix-7、および Zynq デバイスをサポート

修正点
AXI Streaming モードの FIFO Generator コアおよびビヘイビアー モデルでリセット中 (s_aresetn が low のとき) にデータが許可されます。



既知の問題
  • FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。
  • CR617397 - 書き込み応答および読み出しデータ チャネルの M_ACLK マッピングが間違っています。M_ACLK は書き込み側ではなく読み出し側にマップされます。

LogiCORE IP FIFO Generator v8.1

新機能
  • ISE 13.1 デザイン ツールをサポート
  • Kintex-7 および Virtex-7 デバイスをサポート
  • AXI4 に対しワイヤー ロジックおよびレジスタ スライス機能のサポート
  • Virtex-7、Kintex-7 デバイスのサポート

修正点
  • (ザイリンクス アンサー 37201) Spartan-6 ファミリをターゲットにし、FIFO インプリメンテーション タイプが共通または独立クロックのブロック RAM になっていて、深さ 64K、幅 36 の場合、FIFO Generator GUI でコアが生成されません。

既知の問題
  • (ザイリンクス アンサー 31379) FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。

LogiCORE IP FIFO Generator v7.2

新機能
  • ISE 12.3 デザイン ツールをサポート
  • AXI4 (AXI4-Stream、AXI4 および AXI4-Lite) をサポート (Spartan-6 および Virtex-6 デバイスにのみ適用)

修正点
  • CR568630 FIFO Generator GUI の下部にあるナビゲーター ボタンは、画面の解像度を 1600x1200 または 1900x1200 ピクセルに設定しなければ利用できません。
  • CR570414 データ カウント オプションの選択後にワード数を減らすと、FIFO Generator GUI でコアが生成されません。

既知の問題
  • (ザイリンクス アンサー 31379) LogiCORE FIFO Generator v4.3 - XCO ファイルをインポートするとビルトイン FIFO の読み出し/書き込みクロック周波数を変更できない
  • (ザイリンクス アンサー 37201) LogiCORE FIFO Generator 6.3 - 36 x 65K コアを生成するとクラッシュする
  • (CR 467240) FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。

LogiCORE IP FIFO Generator v6.2

サポートされるデバイス

新機能
  • ISE 12.2 デザイン ツールをサポート

修正点
  • CR 553279 - FIFO Generator コアで、最大しきい値に設定されていると PROG_FULL がアサートしません。
  • CR 549673 - FIFO Generator のVerilog ビヘイビアー モデルで、しきい値がパラメーターを介して渡されると PROG_EMPTY がアサート/ディアサートしません。
  • CR 563827 - FIFO Generator GUI で、コンポーネント名を変更すると読み出し幅が書き込み幅にリセットされます。

既知の問題
  • (ザイリンクス アンサー 31379) FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。

LogiCORE IP FIFO Generator v6.1

新機能
  • ISE 12.1 デザイン ツールをサポート
  • Spartan-6、Spartan-6 XA、Spartan-6L および Spartan-6Q デバイスをサポート
  • Virtex-6、Virtex-6L および Virtex-6Q デバイスをサポート

修正点
  • CR 533832 - FIFO Generator のビヘイビアー モデルで、書き込み操作がリセット中にブロックされます。
  • CR 531566 - FIFO Generator GUI で、Virtex-5、Virtex-6/6L デバイスをターゲットにしている場合、ECC のある深さ 512 の共通クロックのビルトイン FIFO でエンベデッド レジスタ オプションが使用できません。
  • CR 531444 - FIFO Generator ビヘイビアー モデルで、DBITERR および SBITERR 信号のアサートおよびディアサートが、共通クロックのブロック RAM をベースにした FIFO (FWFT、エンベデッド レジスタ、同期リセットを使用) と一致しません。

既知の問題
  • (ザイリンクス アンサー 31379) CR 467240 - FIFO Generator GUI で、XCO ファイル (独立クロック、分散メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。

新機能
  • ISE 11.3 デザイン ツールをサポート
  • Virtex-6 -L 低電力および Virtex-6 HXT デバイスをサポート
  • Spartan-3A\-3A DSP オートモーティブ デバイスをサポート

修正点

既知の問題

FIFO Generator v5.2

新機能
  • ISE 11.2 デザイン ツールをサポート
  • Virtex-6 および Spartan-6 デバイスをサポート

修正点
  • (ザイリンクス アンサー 31381) CR 471467 および CR 473003 - 共通クロック (ブロック RAM ベース) のビヘイビアー モデル シミュレーションで Empty フラグがアサートされない
  • CR 518140 - FIFO Generator のユーザー ガイドで非対称アスペクト比の記述が間違っている

既知の問題
  • Virtex-6 および Spartan-6 のソリューションはハードウェア検証中です。
  • Virtex-6 低電力パーツのソフトウェア サポートがこのリリースで追加されましたが、この FIFO Generator はまだサポートされていないため CORE Generator で生成できません。
    この問題を回避するには、同等の Virtex-6 LXT デバイスをターゲットにしてプロジェクトを設定し、プレース ホルダーとなる IP を生成し、Virtex-6 低電力パーツのサポートが 11.3 で追加されたときにこの IP を再生成します。
  • (ザイリンクス アンサー 24003) Virtex-5 をターゲットにすると NCSIM 警告メッセージが表示される
  • (ザイリンクス アンサー 23691) ビルトイン FIFO コンフィギュレーションではビヘイビアー モデルがサポートされていない
  • (ザイリンクス アンサー 20291) シミュレーションで「"*/X_FF RECOVERY Low VIOLATION ON SET WITH RESPECT TO CLK」という警告メッセージが表示される
  • (ザイリンクス アンサー 20271) シミュレーションで「Error: /proj/xbuilds/G.36/verilog/src/simprims/X_RAMB16.v(4289): $hold(...」 というエラー メッセージが RESET 時に表示される
  • (ザイリンクス アンサー 30226) 空の FIFO に書き込む際に PROG_FULL が予測より早くアサートされることがある
  • (ザイリンクス アンサー 31379) XCO ファイルをインポートするとビルトイン FIFO の読み出し/書き込みクロック周波数を変更できない
  • (ザイリンクス アンサー 32740) FWFT を使用する場合、非対称のアスペクト比 1:4 および 1:8 のビヘイビアー モデルの書き込みデータ カウントがサイクル精度でない
  • (ザイリンクス アンサー 32739) 標準の FIFO モードで Virtex-6 ビルトイン FIFO を使用すると、FIFO から最後のワードが読み出されない
  • (ザイリンクス アンサー 32988) Virtex-6 ビルトイン FIFO で FIFO36E1 プリミティブをターゲットすると生成できない

LogiCORE IP FIFO Generator v5.1

サポートされるデバイス

新機能
  • ISE 11.1 デザイン ツールをサポート
  • 独立クロックのブロック RAM FIFO または分散 RAM FIFO に対し WR_RST/RD_RST を選択できるオプション
  • Virtex-6 ブロック RAM およびビルトイン FIFO に対し ECC エラー挿入のサポート
  • リセットがアサートされたとき書き込み/読み出しをブロックするためコアを改善

修正点
  • (ザイリンクス アンサー 32032) CR 498565 - FWFT が分散 RAM コンフィギュレーションでサポートされていない
  • CR 448037 - FIFO Generator コアで、シフト レジスタ コンフィギュレーションに対し同期リセット オプションが使用できません。
  • CR 476442 および CR 472517 - FIFO Generator の VHDL ビヘイビアー モデルで、シミュレーション用にデザインを読み込むときアレイの長さが一致しません。
  • CR 437899 - FIFO Generator のユーザー ガイドで、図 4-17 および 4-18 の書き込み順序が間違っています。
  • CR 456488 - FIFO Generator GUI で、非対称ポートのある FWFT に対し FIFO 読み出しの深さが間違って表示されます。
  • CR 480033 - FIFO Generator GUI のサマリ ページで Spartan-3 デバイスの MULT/BRAM 配線競合が説明されていません。

既知の問題

LogiCORE IP FIFO Generator v4.4

新機能
  • クロス クロック ドメイン レジスタでのタイミング違反をイネーブル/ディスエーブルにするオプション
  • 最高 1024 までのデータ幅サポート
  • Virtex-5 TXT デバイスをサポート
  • FIFO Generator CORE Generator GUI サマリ ページに選択したシミュレーション モデルおよびその制限事項のまとめを表示

修正点
  • (ザイリンクス アンサー 30221) カスタマイズ ウィンドウに、特定のコンフィギュレーションに対して FWFT がサポートされると間違って示される - CR 458157
  • (ザイリンクス アンサー 30571) 同期リセット (SRST) をアサートしても DOUT または EMPTY が変化しない - CR 467318
  • CR 473545 - FIFO Generator のユーザー ガイドで非同期リセットの動作が明確に定義されていません。
  • CR 472155 - FIFO Generator のユーザー ガイドの表 2-4 にあるリセットの説明が不明でその動作がはっきりしません。
  • CR 467555 - FIFO Generator のユーザー ガイドで、ビルトインされていない独立クロック FIFO に対する FULL/EMPTY フラグの同時アサートが定義されていません。
  • CR 467514 - FIFO Generator のユーザー ガイドで、独立クロックの FIFO の書き込み操作の動作が間違っています (図 4-6)。
  • CR 440839 - FIFO Generator の GUI で、Virtex-5 ビルトイン FIFO の深さが間違って設定されています。

既知の問題

LogiCORE IP FIFO Generator v4.3

新機能
  • ISE 10.1 デザイン ツールをサポート
  • Virtex-5 のビルトイン共通クロック FIFO に対しエンベデッド レジスタをイネーブル/ディスエーブルにするオプション

修正点
  • (ザイリンクス アンサー 29514) - CR 449605 - WR_DATA_COUNT が Verilog ビヘイビアー シミュレーションで不正になる
  • (ザイリンクス アンサー 29581) - CR 450727 - Programmable Full フラグがリセット後もアサートされたままになる
  • (ザイリンクス アンサー 29513) - CR 449899 - VHDL ビヘイビアー モデルで RESET 中に UNDERFLOW フラグが正しく動作しない
  • CR 454156 - VHDL ビヘイビアー モデルで、use_dout_reset がフォルスの場合でも DOUT がリセットします。v4.3 よりも古いバージョンのコアでこの問題を回避するには、Verilog または構造モデルを使用します。
  • CR 448828 - GUI でシングル Programmable Empty のアサート、複数の Programmable Empty のアサート、ニゲート最大値の値が間違っています。v4.3 よりも古いバージョンのコアでこの問題を回避するには、Single Prog Empty を (読み出しの深さから 1 を引いた値) の最大値に、Multiple Prog Empty を (読み出しの深さから 2 を引いた値) の最大値に、Multiple Prog Empty ニゲートを (読み出しの深さから 1 を引いた値) の最大値に、それぞれ制限します。

既知の問題
  • (ザイリンクス アンサー 24003) Virtex-5 をターゲットにすると NCSIM 警告メッセージが表示される
  • (ザイリンクス アンサー 23691) ビルトイン FIFO コンフィギュレーションではビヘイビアー モデルがサポートされていない
  • (ザイリンクス アンサー 20291) シミュレーションで「"*/X_FF RECOVERY Low VIOLATION ON SET WITH RESPECT TO CLK」という警告メッセージが表示される
  • (ザイリンクス アンサー 20271) シミュレーションで「Error: /proj/xbuilds/G.36/verilog/src/simprims/X_RAMB16.v(4289): $hold(...」 というエラー メッセージが RESET 時に表示される
  • (ザイリンクス アンサー 30221) カスタマイズ ウィンドウに、特定のコンフィギュレーションに対して FWFT がサポートされると間違って示される
  • (ザイリンクス アンサー 30226) 空の FIFO に書き込む際に PROG_FULL が予測より早くアサートされることがある
  • (ザイリンクス アンサー 30571) 同期リセット (SRST) をアサートしても DOUT または EMPTY が変化しない
  • (ザイリンクス アンサー 31379) XCO ファイルをインポートするとビルトイン FIFO の読み出し/書き込みクロック周波数を変更できない
  • (ザイリンクス アンサー 31380) FWFT を使用する共通クロック ブロック RAM の構造シミュレーションで最初のワードが通過しない
  • (ザイリンクス アンサー 31381) 共通クロック (ブロック RAM ベース) のビヘイビアー モデル シミュレーションで Empty フラグがアサートされない
  • readme に記載されていた「クロス クロック ドメイン レジスタでタイミング違反をディスエーブルにするオプション」、およびコアで生成されたファイルの「バージョン情報」は、FIFO v4.3 リリースで削除されました。

LogiCORE IP FIFO Generator v4.2

新機能
  • ブロック RAM FIFO および分散 RAM の共通クロック FIFO に対し、FWFT (First-Word-Fall-Through) 読み出しモードをサポート
  • リセット信号がアサートされたとき DOUT をリセットしないオプション

修正点
  • (ザイリンクス アンサー 29137) - CR 431975 - 「WARNING:Ngdbuild:452 - logical net 'u1/BU2/prog_*_thresh_assert<*>' has
  • no driver」という警告メッセージが表示される
  • (ザイリンクス アンサー 29173) - - CR 445849 - VHDL ビヘイビアー シミュレーションで最初のワードが出力されるまで DOUT が x になる
  • (ザイリンクス アンサー 29172) - CR 445381 - ビヘイビアー シミュレーションでの DOUT および VALID 信号の電源投入時の値が定義されていない
  • (ザイリンクス アンサー 29228) - CR 448672 - FULL がアサートされると、PROG_EMPTY がアサートされるか、または PROG_FULL がディアサートされる可能性がある
  • CR 447282 - Verilog ビヘイビアー モデルの書き込みデータ カウントで Empty にてまたはその付近で異常に高い値がレポートされます (独立クロック FIFO のみ)。
  • CR 448521 - 読み出しデータ カウントが最大幅でなく、FIFO が FWFT (First-Word-Fall-Through) としてコンフィギュレーションされていると、読み出しデータ カウントが間違った動作をします。

既知の問題

新機能
  • Virtex-5 ブロック RAM ベースの FIFO コンフィギュレーションに ECC サポートを追加
  • 非対称アスペクト比コンフィギュレーションに対し、データ カウント幅をフル範囲でサポート
  • フル コンディション フラグのリセット値を定義するオプション (FULL、ALMOST_FULL, PROG_FULL)ブロック RAM、分散 RAM、およびシフト RAM ベース FIFO コンフィギュレーションのみを対象
  • ブロック RAM FIFO コンフィギュレーションでエンベデッド出力レジスタのサポートを追加 (Virtex-4 および Virtex-5 のみ)

修正点
  • CR 433738 : GUI でビルトイン FIFO プリミティブの使用数が間違ってレポートされます。
  • CR 435835 : しきい値設定が間違っているため、FIFO が空であっても Programmable Full フラグが常にアサートされます。
  • CR 338260 : マップで「ERROR:LIT:250 Pins WEA), WEA1, WEA2, WEA# of RAMB16 symbol "physical..." do not share the same signal.」というエラー メッセージが表示されます。
  • CR 436886 : コアが次のオプションの組み合わせでコンフィギュレーションされていると、書き込みデータ カウントおよび読み出しデータ カウントで、書き込まれた、または読み出されたワード数を多く見積もり過ぎてしまいます。
    • First-Word-Fall-Through
    • 追加ロジックを使用した正確なデータ カウント
    • 非対称ポート アスペクト比
  • CR 433637 : SBITERR および DBITERR 出力がビヘイビアー モデルで駆動されていません。
  • CR 43392 : Programmable Empty のしきい値の最大の負の値が間違っています。
  • CR 435874 : コアが次のオプションの組み合わせでコンフィギュレーションされていると、Programmable Full フラグのビヘイビアーが間違っています。
    • FWFT
    • 非対称ポート アスペクト比
    • シングルまたは複数の Programmable Full のしきい値入力ポート
  • CR 443569 : コアが次のオプションの組み合わせでコンフィギュレーションされていると、Programmable Empty フラグが High のままになります。
    • ブロックまたは分散 RAM FIFO
    • シングルまたは複数の Programmable Full のしきい値入力ポート

既知の問題
  • (ザイリンクス アンサー 29172) ビヘイビアー シミュレーションで、DOUT および VALID 信号のパワーアップ値が定義されていない
  • (ザイリンクス アンサー 29173) VHDL ビヘイビアー シミュレーションで最初のワードが出力されるまで DOUT が x になる
  • (ザイリンクス アンサー 24003) Virtex-5 ブロック RAM FIFO に対し NCSIM で Verilog 構造およびタイミング シミュレーションを実行していると NCELab で simprims_ver_virtex5_source.v または unisim_ver_virtex5_source.v に「memory index out of declared bounds」という警告メッセージが表示される。シミュレーションには問題はなく、この警告は無視しても問題はありません。
  • (ザイリンクス アンサー 23691) ビルトイン FIFO コンフィギュレーションではビヘイビアー モデルがサポートされていない
  • (ザイリンクス アンサー 20291) シミュレーションで「"*/X_FF RECOVERY Low VIOLATION ON SET WITH RESPECT TO CLK」という警告メッセージが表示される
  • (ザイリンクス アンサー 20271) シミュレーションで「Error: /proj/xbuilds/G.36/verilog/src/simprims/X_RAMB16.v(4289): $hold(...」 というエラー メッセージが RESET 時に表示される
  • (ザイリンクス アンサー 29137) 「WARNING:Ngdbuild:452 - logical net 'u1/BU2/prog_*_thresh_assert<*>' has no driver」という警告メッセージが表示される。これらの警告は無視しても問題はありません。

デバイスの問題

Virtex-4 および Virtex-5 のエラッタはこちらをご覧ください。 http://japan.xilinx.com/support/mysupport.htm

ブロック RAM コンフィギュレーションの FIFO Generator は、エラッタにリストされているすべてのブロック RAM の問題の影響を受けます。

LogiCORE IP FIFO Generator v3.3

新機能
  • Virtex-5 ビルトイン FIFO コンフィギュレーションに対し ECC をサポート

修正点
  • CR 423076 : リセット ピンが選択されていないと、GUI サマリの 6 ページ目の [Reset Type] に「Not Selected」ではなく「Asynchronous」と間違って表示されます。
  • CR 422495 : input_depth=16 で output_depth=128、または input_depth=128 で output_depth=16 の独立クロック ブロック RAM FIFO に対しコアを生成できません。

既知の問題
  • (ザイリンクス アンサー 24802) ECC 機能をイネーブルにすると、GUI の最後のページにある FIFO の予測使用率が間違っている
  • (ザイリンクス アンサー 24003) Virtex-5 ブロック RAM FIFO に対し NCSIM で Verilog 構造およびタイミング シミュレーションを実行していると NCELab で simprims_ver_virtex5_source.v または unisim_ver_virtex5_source.v に「memory index out of declared bounds」という警告メッセージが表示される。シミュレーションには問題はなく、この警告は無視しても問題はありません。
  • (ザイリンクス アンサー 23691) ビルトイン FIFO コンフィギュレーションではビヘイビアー モデルがサポートされていない
  • (ザイリンクス アンサー 20278) PROG_EMPTY と PROG_FULL が誤ってアサートされる
  • (ザイリンクス アンサー 20291) シミュレーションで「"*/X_FF RECOVERY Low VIOLATION ON SET WITH RESPECT TO CLK」という警告メッセージが表示される
  • (ザイリンクス アンサー 20271) シミュレーションで「Error: /proj/xbuilds/G.36/verilog/src/simprims/X_RAMB16.v(4289): $hold(...」 というエラー メッセージが RESET 時に表示される

デバイスの問題

Virtex-4 および Virtex-5 のエラッタはこちらをご覧ください。 http://japan.xilinx.com/support/mysupport.htm

ブロック RAM コンフィギュレーションの FIFO Generator は、エラッタにリストされているすべてのブロック RAM の問題の影響を受けます。

LogiCORE IP FIFO Generator v3.2

新機能
  • Virtex-4 XA、Spartan-3E XA、Spartan-3 XA および Spartan-3A デバイス サポートを追加
  • 共通クロック ブロック RAM および分散 RAM の インプリメンテーションで同期リセットをサポート

修正点
  • CR 423373 : v3.2 では、共通クロック BRAM および DRAM に対し同期リセットがインプリメントされています。パワーアップ時に有効ステートで FIFO がスタートアップするようにするため (一番最初のクロック エッジで FIFO に書き込めむことができるようにするには)、フラグは同期リセット ステートでパワーアップします。この新しいパワーアップおよびリセット値については、ユーザー ガイドを参照してください。
  • CR 422741 : VHDL ビヘイビアー モデル シミュレーションにエラーが発生し、「Failure: FAILURE: Use of behavioral models for Virtex-4 and Virtex-5 built-in FIFO configurations is currently not supported.Please use the structural simulation model. You can enable this from CORE Generator by selecting Project -> Project Options -> Generation tab -> Structural Simulation. See the FIFO Generator User Guide for more information.」というエラー メッセージが表示されます。 このエラーは分散 RAM およびブロック RAM にも見られ、Virtex-2 に対しても発生していました。
  • CR 415411: VHDL ビヘイビアー モデル シミュレーションにエラーが発生し、非対称ポートおよび追加ロジックを使用するオプションが設定されている FWFT (First-Word-Fall-Through) FIFO の WR_DATA_COUNT フラグに対し「アレイの長さが一致しない」というエラー メッセージが表示されます。
  • CR 419555 : 独立クロックの FWFT (First-Word-Fall-Through) FIFO の Verilog ビヘイビアー モデル シミュレーションで UNDERFLOW フラグが予期せずアサートされます。
  • CR 235547 : Virtex-5 の場合、独立クロック、ビルトイン FIFO、Programmable Empty ニゲートのしきい値が、アサートのしきい値とは異なった方法で計算されていました。
  • CR 235545 : FWFT (First-Word-Fall-Through) に対し追加ロジック使用のオプションが選択されていると、データ カウント幅が無効な値になってしまい、追加ロジックが使用されなくなります。

既知の問題
  • (ザイリンクス アンサー 24002) リセット ピンの使用がオフになっていると、GUI のサマリ ページで間違ったステータスが表示される
  • (ザイリンクス アンサー 24003) Virtex-5 ブロック RAM FIFO に対し NCSIM で Verilog 構造およびタイミング シミュレーションを実行していると NCELab で simprims_ver_virtex5_source.v または unisim_ver_virtex5_source.v に「memory index out of declared bounds」という警告メッセージが表示される。シミュレーションには問題はなく、この警告は無視しても問題はありません。
  • (ザイリンクス アンサー 24018) ビルトイン FIFO で構築されている FIFO Generator を含む Virtex-5 デザインのタイミング シミュレーションを実行すると、モジュール ポート TIEOFFREGCEAL への不正な接続によりタイミング シミュレーションでエラーが発生する
  • (ザイリンクス アンサー 24019) input_depth=16 と output_depth=128 または input_depth=128 と output_depth=16 を選択すると、コアを生成できない
  • (ザイリンクス アンサー 23691) ビルトイン FIFO コンフィギュレーションではビヘイビアー モデルがサポートされていない
  • (ザイリンクス アンサー 20291) シミュレーションで「"*/X_FF RECOVERY Low VIOLATION ON SET WITH RESPECT TO CLK」という警告メッセージが表示される
  • (ザイリンクス アンサー 20271) シミュレーションで「Error: /proj/xbuilds/G.36/verilog/src/simprims/X_RAMB16.v(4289): $hold(...」 というエラー メッセージが RESET 時に表示される

デバイスの問題

Virtex-5 のエラッタはこちらをご覧ください。http://japan.xilinx.com/support/mysupport.htm

ブロック RAM コンフィギュレーションの FIFO Generator は、エラッタにリストされているすべてのブロック RAM の問題の影響を受けます。

LogiCORE IP FIFO Generator v3.1

新機能
  • Virtex-5 のサポートを追加
  • ISE 8.2i のサポートを追加
  • Spartan-3、Virtex-II、Virtex-4、および Virtex-5 アーキテクチャでより効率よくブロック メモリを使用するため、ブロック メモリ ベースのインプリメンテーションで Block Memory Generator コアを使用

修正点
  • (ザイリンクス アンサー 22462) Virtex-4 の FIFO16 インプリメンテーションでステータス フラグが正しく機能しない。シングル FIFO16 プリミティブ インプリメンテーションのみを使用して作成された FIFO がこの修正ではサポートされています。

既知の問題

LogiCORE IP FIFO Generator v2.2

新機能
  • Virtex-4 ビルトイン FIFO プリミティブから FIFO を構築するとき、ビルトイン FIFO フラグのサポートを追加
  • FWFT 機能を見やすくするために GUI を改善

修正点
  • なし

資料の変更
  • 正確さ、一貫性、読みやすさを改善するため、「レイテンシ」という用語の使用を変更
  • これまで「レジスタを介した出力 (Registered Outputs)」オプションと呼ばれていた FWFT 機能の GUI で変更に伴い資料を変更

既知の問題
  • データシートに加え、FIFO Generator のユーザー ガイドも利用可能になりました。ユーザー ガイドにアクセスするには、FIFO Generator v2.2 コアを生成し、CORE Generator プロジェクト ディレクトリで「fifo_generator_ug175.pdf」を検索します。
  • Virtex-4 FIFO16 タイプを使用している場合、ビヘイビアー モデルで出力に真のレイテンシが見られない可能性があります。この場合は構造シミュレーション モデルを使用することを強く推奨します。ユーザー ガイドの「Simulating Your Design」のセクションを参照してください。
  • (ザイリンクス アンサー 20278) FIFO16 ベースの FIFO Generator インプリメンテーションで、出力の深さが選択されている入力の深さよりも大きい場合、Programmable Empty または Programmable Full しきい値が範囲制限値の付近にあると、PROG_EMPTY および PROG_FULL で値が間違ってアサートされる可能性がある。
  • (ザイリンクス アンサー 20291) シミュレーションで「"*/X_FF RECOVERY Low VIOLATION ON SET WITH RESPECT TO CLK」という警告メッセージが表示される
  • (ザイリンクス アンサー 20271) ブロック メモリ タイプで独立クロックを使用していると、リセット時のバックアノテートされたシミュレーション (ゲートレベルおよびタイミング) 中にエラーが発生する可能性がある
  • (ザイリンクス アンサー 22014) データ カウンタの全幅を選択できない

テクニカル サポート

こちらからウェブ ケースを開いてください。 japan.xilinx.com/support。質問事項は製品担当のチームで対処いたします。

ザイリンクスでは、このコアの資料に記載されているガイドラインに従って使用されている場合にサポートを提供していますが、ガイドラインに従っていない場合のデザインでのタイミング、機能、およびサポートは保証しかねます。
AR# 50917
日付 02/12/2013
ステータス アクティブ
種類 リリース ノート
デバイス
  • FPGA Device Families
ツール
  • ISE Design Suite
IP
  • FIFO Generator
このページをブックマークに追加