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LogiCORE IP Block Memory Generator - リリース ノートおよび既知の問題

説明

このアンサーでは、CORE Generator ツール LogiCORE IP Block Memory Generator のリリース ノートおよび既知の問題を示します。

コアの各バージョンについて、次の情報が掲載されています。

    • 一般情報
    • 新機能
    • 修正された問題
    • 既知の問題
    • テクニカル サポート

一般情報

インストール手順、CORE Generator の一般的な既知の問題、およびデザイン ツール要件は、次の『IP リリース ノート ガイド』を参照してください。
http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

このコアの IP インストール手順の最新アップデートは、次のサイトを参照してください。
http://japan.xilinx.com/ipcenter/coregen/ip_update_install_instructions.htm

システム要件は、次のサイトを参照してください。
http://japan.xilinx.com/ipcenter/coregen/ip_update_system_requirements.htm

このアンサーには、ザイリンクス LogiCORE IP Block Memory Generator ソリューションのリリース ノートが含まれます。

コアの最新アップデートは、次の製品ページを参照してください。
http://japan.xilinx.com/products/ipcenter/Block_Memory_Generator.htm

ソリューション

テクニカル サポート

テクニカル サポートが必要な場合は、japan.xilinx.com/support/ からウェブ ケースを開いてください。質問には製品担当のチームで対処いたします。

ザイリンクスでは、このコアの資料に記載されているガイドラインに従って使用されている場合にサポートを提供しています。ガイドラインに従っていない場合のデザインでのタイミング、機能、およびサポートは保証しかねます。

LogiCORE IP Block Memory Generator v7.3

新機能

ISE

  • 14.3 ツールをサポート

Vivado

  • 2012.3 ツールをサポート


サポートされるデバイス

このリリースのコアでは、次のデバイス ファミリがサポートされます。

ISE

  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス
  • すべての Virtex-6 デバイス
  • すべての Spartan-6 デバイス
  • すべての Virtex-5 デバイス
  • すべての Spartan-3 デバイス
  • すべての Virtex-4 デバイス

Vivado

  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス

修正された問題

Block Memory Generator v7.3 では、次の問題が修正されています。

ISE

  • なし

Vivado

  • なし

既知の問題

v7.3 のリリース時点での既知の問題は、次のとおりです。

  • Virtex-5 および Spartan-3 では、データシートの消費電力予測図は暫定的なものです。
  • コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。- CR 415768 - (ザイリンクス アンサー 24034)

Block Memory Generator v7.2

新機能

ISE

  • ISE 14.2 デザイン ツールをサポート

Vivado

  • 2012.2 ツールをサポート

サポートされるデバイス

ISE

このリリースのコアでは、次のデバイス ファミリがサポートされます。

  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス
  • すべての Virtex-6 デバイス
  • すべての Spartan-6 デバイス
  • すべての Virtex-5 デバイス
  • すべての Spartan-3 デバイス
  • すべての Virtex-4 デバイス

Vivado

  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス

修正された問題

Block Memory Generator v7.2 では、次の問題が修正されています。

ISE

  • なし

Vivado

  • なし

既知の問題

ISE

v7.2 のリリース時点での既知の問題は、次のとおりです。

  1. Virtex-6 および Spartan-6 : TDP (WRITE_MODE = READ_FIRST) を選択すると、ブロック RAM メモリ競合の問題が発生します。
    回避策 : 競合が発生する可能性のある状況を特定し、デザインを変更してそれらの状況が発生しないようにします。
    • CR 588505

注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。

  1. Virtex-5 および Spartan-3 では、データシートの消費電力予測図は暫定的なものです。
  2. コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。

Vivado

  • なし

新機能

ISE

  • ISE 14.1 デザイン ツールをサポート
  • 防衛グレード Virtex-7Q、Kintex-7Q、Artix-7Q、および Zynq-Q、防衛グレード低消費電力 Kintex-7QL および Artix-7QL、およびオートモーティブ Zynq デバイスをサポート

Vivado

  • 2012.1 ソフトウェアをサポート
  • 防衛グレード Virtex-7Q、Kintex-7Q、Artix-7Q、および Zynq-Q、防衛グレード低消費電力 Kintex-7QL および Artix-7QL、およびオートモーティブ Zynq デバイスをサポート

サポートされるデバイス

このリリースのコアでは、次のデバイス ファミリがサポートされます。

  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス
  • すべての Virtex-6 デバイス
  • すべての Spartan-6 デバイス
  • すべての Virtex-5 デバイス
  • すべての Spartan-3 デバイス
  • すべての Virtex-4 デバイス

Vivado

  • すべての 7 シリーズ デバイス
  • Zynq-7000 デバイス

修正された問題

Block Memory Generator v7.1 では、次の問題が修正されています。

ISE

  • なし

Vivado

  • なし

既知の問題

ISE

v7.1 のリリース時点での既知の問題は、次のとおりです。

  1. Virtex-6 および Spartan-6 : TDP (WRITE_MODE = READ_FIRST) を選択すると、ブロック RAM メモリ競合の問題が発生します。
    回避策 : 競合が発生する可能性のある状況を特定し、デザインを変更してそれらの状況が発生しないようにします。
    • CR 588505

      注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。

  2. Virtex-5 および Spartan-3 では、データシートの消費電力予測図は暫定的なものです。
  3. コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。

Vivado

  • なし

Block Memory Generator v6.3

新機能

  • ISE 13.4 デザイン ツールをサポート
  • Virtex-7L、Kintex-7L、Artix-7、および Zynq-7000* デバイスをサポート

修正された問題

Block Memory Generator v6.3 では、次の問題が修正されています。

  • softecc が選択されているとコアで無効な書き込み幅が処理される問題

既知の問題

v6.3 のリリース時点での既知の問題は、次のとおりです。

  • Virtex-6 および Spartan-6 FPGA : TDP (WRITE_MODE = READ_FIRST) を選択すると、ブロック RAM メモリ競合の問題が発生します。
    回避策 : 競合が発生する可能性のある状況を特定し、デザインを変更してそれらの状況が発生しないようにします。
    注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。
  • Virtex-5 および Spartan-3 デバイスでは、データシートの消費電力予測図は暫定的なものです。
  • コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。

LogiCORE IP Block Memory Generator v6.2

新機能

  • ISE 13.2 デザイン ツールをサポート
  • Virtex-7L、Kintex-7L、Artix-7、および Zynq-7000* デバイスをサポート

修正された問題

  • ワード数が大きすぎる場合に、特に Spartan-6 デバイスで NGDBuild でエラーが発生する問題
  • ブロック RAM の使用量がデバイスで使用可能な量を超えるとポップアップ エラーが表示される問題
  • AXI インターフェイスを使用している場合にデフォルト インターフェイス オプションがネイティブ BMG でない問題

既知の問題

  • Virtex-6 および Spartan-6 : TDP (WRITE_MODE = READ_FIRST) を選択すると、ブロック RAM メモリ競合の問題が発生します。
    回避策 : 競合が発生する可能性のある状況を特定し、デザインを変更してそれらの状況が発生しないようにします。
    注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。
  • Virtex-5 および Spartan-3 では、データシートの消費電力予測図は暫定的なものです。
  • コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
  • 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。
  • Spartan-6 デバイス用に IP コアを生成する場合、2 つの近接する 9K ブロック RAM が 1 つの 18K ブロック RAM に統合されません。

LogiCORE IP Block Memory Generator v6.1

新機能

  • ISE 13.1 デザイン ツールをサポート
  • Virtex-7 および Kintex-7 デバイスをサポート
  • Virtex-6 および Spartan-6 デバイスに対して AXI4/AXI4-Lite インターフェイスをサポート
  • Kintex-7 および Virtex-7 デバイスをサポート

修正された問題

Block Memory Generator v6.1 では、次の問題が修正されています。

  • [Fill remaining memory locations] が GUI で使用できない問題
  • 修正されたバージョン : 6.1

(ザイリンクス アンサー 37944) コアで [Fill remaining memory locations] を使用できない問題

ソリューション : [Fill remaining memory locations] が GUI で使用できるようになりました。

既知の問題

v6.1 のリリース時点での既知の問題は、次のとおりです。

  • (ザイリンクス アンサー 40059) ワード数が大きすぎる場合に、特に Spartan-6 デバイスで NGDBuild でエラーが発生します。
    メモリ コンフィギュレーションに基づいて 2 つ以上のネットリストを生成し、適切なアドレス ラインをパスさせて、必要な機能を得る必要があります。
  • (ザイリンクス アンサー 34859) Virtex-6 : TDP (WRITE_MODE = READ_FIRST) を選択すると、ブロック RAM メモリ競合の問題が発生します。メモリ競合の問題を考慮する必要があります。
  • (ザイリンクス アンサー 34533) Spartan-6 : TDP (WRITE_MODE = READ_FIRST) を選択すると、ブロック RAM メモリ競合の問題が発生します。メモリ競合の問題を考慮する必要があります。
    注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。
  • (ザイリンクス アンサー 24034) コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
  • (ザイリンクス アンサー 23744) 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。
  • (ザイリンクス アンサー 40004) Spartan-6 デバイス用に IP コアを生成する場合、2 つの近接する 9K ブロック RAM が 1 つの 18K ブロック RAM に統合されません。

LogiCORE IP Block Memory Generator v4.3

新機能

  • なし

修正された問題

  • なし

既知の問題

  • Virtex-6 FPGA : ブロック RAM メモリ競合の問題
    TDP (WRITE_MODE = READ_FIRST) を選択すると発生します。
    影響 : メモリ競合の問題を考慮する必要があります。

  • Spartan-6 FPGA : ブロック RAM メモリ競合の問題
    TDP (WRITE_MODE = READ_FIRST) を選択すると発生します。
    影響 : メモリ競合の問題を考慮する必要があります。

    注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。
  • データシートの消費電力予測図は暫定的なものです。
  • コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
  • CR 415768
  • (ザイリンクス アンサー 24034) LogiCORE Block Memory Generator - LogiCORE Block Memory Generator の生成に時間がかかります。
  • 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。
  • (ザイリンクス アンサー 23744) LogiCORE Block Memory Generator - ADDR 上の無効なアドレスによって、シミュレーション中に DOUT バスに X が生成されます。
  • Spartan-6 デバイス用に IP コアを生成する場合、2 つの近接する 9K ブロック RAM が 1 つの 18K ブロック RAM に統合されません。
  • CR 526429

LogiCORE IP Block Memory Generator v4.2

新機能

  • ISE 12.2 デザイン ツールをサポート
  • Virtex-6 および Spartan-6 デバイスに対してソフト ECC をサポート

修正された問題

  1. Virtex-6 : ブロック RAM メモリ競合の問題
    • Virtex-6 デバイスで SDP を選択すると発生します。
      ソリューション : SDP コンフィギュレーションに対しては、共通クロックがイネーブルの場合は WRITE_MODE を READ_FIRST に設定し、それ以外の場合は WRITE_MODE を WRITE_FIRST に設定します。
    • CR 564035
    • CR 557149

既知の問題

v4.2 のリリース時点での既知の問題は、次のとおりです。

追加のメモリ競合制限 : アドレス空間の重複

  • Virtex-6 : ブロック RAM メモリ競合の問題
    TDP (WRITE_MODE = READ_FIRST) を選択すると発生します。
    影響 : メモリ競合の問題を考慮する必要があります。

  • Spartan-6 : ブロック RAM メモリ競合の問題
    TDP (WRITE_MODE = READ_FIRST) を選択すると発生します。
    影響 : メモリ競合の問題を考慮する必要があります。
    注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。

    SDP 固定プリミティブ 256x36 が選択されている場合 :
    • コア内部では 512x36 プリミティブが使用されます。
    • 選択されている幅およびワード数により、メモリ使用率が 2 倍になる場合があります。
    SDP 最小エリアまたは低消費電力アルゴリズムが選択されている場合 :
    • コア内部では、256x36 プリミティブではなく 512x36 プリミティブが使用されます。
    • 選択されている幅およびワード数により、メモリ使用率が 2 倍になる場合があります。

LogiCORE IP Block Memory Generator v4.1

新機能

  • ISE 12.1 デザイン ツールをサポート
  • Virtex-6Q および Spartan-6Q デバイスをサポート

修正された問題

  • Virtex-6 FPGA : ブロック RAM メモリ競合の問題
    修正されたバージョン : 4.1

    SDP 固定プリミティブ 256x36 または 512x36 を選択すると発生します。
    ソリューション : コア内部では、2 つの 1024x36 または 2 つの 1024x18 プリミティブがそれぞれ使用されます。
    影響 : メモリ使用率が 2 倍になります。

    SDP 最小エリアまたは低消費電力アルゴリズムが選択されている場合
    ソリューション : コア内部で 512x72 および 512x36 プリミティブは使用されません。
    影響 : 選択されている幅およびワード数により、メモリ使用率が 2 倍になる場合があります。
    (ザイリンクス アンサー 34259)

    注記 : プリミティブ使用制限については、『LogiCORE Block Memory Generator データシート』 (DS512) の「競合ビヘイビアー」および「回避策」を参照してください。5 ページ目にあるように共通クロックのオプションを有効にすると、上記の回避策が無効になることがあります。

  • Spartan-6 FPGA : ブロック RAM メモリ競合の問題およびポートの幅の問題
    修正されたバージョン : 4.1

    SDP 固定プリミティブ 256x36 を選択すると発生します。
    ソリューション : コア内部では 512x36 プリミティブが使用されます。
    影響 : 選択されている幅およびワード数により、メモリ使用率が 2 倍になる場合があります。

    SDP 最小エリアまたは低消費電力アルゴリズムが選択されている場合
    ソリューション : コア内部では、256x36 プリミティブではなく 512x36 プリミティブが使用されます。
    影響 : 選択されている幅およびワード数により、メモリ使用率が 2 倍になる場合があります。
    (ザイリンクス アンサー 34699)

    注記 : プリミティブ使用制限については、『LogiCORE Block Memory Generator データシート』 (DS512) の「競合ビヘイビアー」および「回避策」を参照してください。5 ページ目にあるように共通クロックのオプションを有効にすると、上記の回避策が無効になることがあります。

既知の問題

v4.1 のリリース時点での既知の問題は、次のとおりです。

  • Virtex-6 FPGA : ブロック RAM メモリ競合の問題

    ECC (RAMB36E1 512x72 プリミティブでのみサポート) を選択すると発生します。
    影響 : メモリ競合の問題を考慮する必要があります。

    TDP (WRITE_MODE = READ_FIRST) を選択すると発生します。
    影響 : メモリ競合の問題を考慮する必要があります。

    マルチプレクサー段が使用されるコアでは、CORE Generator フローを使用してコアを生成し直し、マルチプレクサー段 7 を選択し直すことが推奨されます。

    注記 : ECC モードを使用する場合、または非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。

  • Spartan-6 FPGA : ブロック RAM メモリ競合の問題
    TDP (WRITE_MODE = READ_FIRST) を選択すると発生します。
    影響 : メモリ競合の問題を考慮する必要があります。

    注記 : 非同期クロックを使用する TDP メモリを WRITE_MODE = READ_FIRST で使用する場合は、『Spartan-6 FPGA ブロック RAM リソース ユーザー ガイド』 (UG383) の「競合の回避」を参照してください。

  • データシートの消費電力予測図は暫定的なものです。
  • コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、RAM が 2GB のデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
  • 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。
  • CORE Generator のコンソール ウィンドウに「For the configured RAM size, the number of block RAMs used exceeds the maximum number of 18KB block RAMs in the chosen architecture」というエラー メッセージが表示されます。
  • Spartan-6 デバイス用に IP コアを生成する場合、2 つの近接する 9K ブロック RAM が 1 つの 18K ブロック RAM に統合されません。
    • CR 526429

LogiCORE IP Block Memory Generator v3.3

新機能

  • ISE 11.3 デザイン ツールをサポート
  • Virtex-6 低消費電力および Virtex-6 HXT デバイスをサポート
  • Spartan-3A/-3A DSP オートモーティブ デバイスをサポート
  • CORE Generator GUI で消費電力予測をレポート

修正された問題

  • Spartan-3 デバイスを選択した場合に CORE Generator の IP カスタマイズ ウィンドウでバイト ライト イネーブルが誤ってディスエーブルになる問題
    • 修正されたバージョン : 3.3
    • CR 525957
    • バージョン 3.2 では、Spartan-3A デバイスに対してバイト ライト イネーブルがディスエーブルになっていました。
    バイト ライト イネーブルをユーザーが設定または設定解除できるよう、イネーブルにしました。

  • Spartan-6 デバイスを選択した場合に CORE Generator の IP カスタマイズ ウィンドウで非同期リセットのサポートがイネーブルになっていない問題 Spartan-6 デバイスに対して CORE Generator の IP カスタマイズ ウィンドウで非同期リセットのサポートをイネーブルにしました。ただし、合成ツールで「Xst:2940 - This design infers one or more latches or registers with both an active asynchronous set and reset.」という警告メッセージが表示されます。

  • Virtex-6 デバイスでコアの出力に特殊リセットの動作が反映されない問題
    • 修正されたバージョン : 3.3
    • CR 520553
    • 優先順位が SR に設定されている特殊リセットの動作のサポートには、関連する Virtex-6 FPGA プリミティブの制限に基づく制限があるため、リセットの優先順位が CE に設定されている場合の特殊リセット動作をサポートするよう、IP をアップデートしました。

  • Block Memory Generator データシートの Spartan-3 FPGA のリソース使用率が間違っている問題

既知の問題

  • データシートの消費電力予測図は暫定的なものです。
  • (ザイリンクス アンサー 31377) CORE Generator のコンソール ウィンドウに「For the configured RAM size, the number of block RAMs used exceeds the maximum number of 18KB block RAMs in the chosen architecture」というエラー メッセージが表示されます。
  • (ザイリンクス アンサー 24034) コアで大型メモリは生成できません。
    • CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、2GB の RAM を持ち、3.6GHz で動作するデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
    • CR 415768

  • (ザイリンクス アンサー 23744) 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。(ザイリンクス アンサー 33322) Virtex-6 デバイスの SDP メモリをシミュレーションするとセットアップ違反が発生します。

LogiCORE IP Distributed Memory Generator v3.2

新機能

  • Virtex-6 および Spartan-6 デバイスをサポート

修正された問題

  • Spartan-6 に対してマルチプレクサー内のパイプライン段数を選択できない問題
    修正されたバージョン : 3.2
    CR 510812
    以前のバージョンのコアでは、マルチプレクサーのサイズが実際に 1 より大きくても、CORE Generator GUI で 1 とレポートされました。このため、マルチプレクサー内でパイプライン段数を選択できませんでした。

既知の問題

  • Virtex-6 および Spartan-6 ソリューションはハードウェア検証中です。
  • Virtex-6 低消費電力パーツのソフトウェア サポートがこのリリースで追加されましたが、Block Memory Generator はまだサポートされていないため CORE Generator で生成できません。この問題を回避するには、同等の Virtex-6 LXT デバイスをターゲットにしてプロジェクトを設定し、プレースホルダー IP を生成して、Virtex-6 低消費電力パーツが 11.3 で追加されたときに IP を生成し直すことができるようにしておきます。
  • データシートの消費電力予測図は暫定的なものです。
  • (ザイリンクス アンサー 31377) CORE Generator のコンソール ウィンドウに「For the configured RAM size, the number of block RAMs used exceeds the maximum number of 18KB block RAMs in the chosen architecture」というエラー メッセージが表示されます。
  • (ザイリンクス アンサー 24034) コアで大型メモリは生成できません。
    • CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、2GB の RAM を持ち、3.6GHz で動作するデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
    • CR 415768
  • (ザイリンクス アンサー 23744) 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。(ザイリンクス アンサー 32815) Spartan-6 では非同期リセットがサポートされません。
    • CR 521107

LogiCORE IP Distributed Memory Generator v3.1

新機能

  • ブロック RAM の使用率を、9K、18K、および 36K プリミティブを単位として表示
  • 低消費電力アルゴリズムをサポート (Virtex-5、Virtex-4、および Spartan-3/-3E/-3A/-3AN/-3ADSP)
  • 低消費電力アルゴリズムを使用している場合にポートを常にイネーブルにするオプション ([Always Enabled]) をディスエーブル

修正された問題

  • - 予測されるブロック RAM の使用率が間違っている問題
    - 修正されたバージョン : 3.1
    - CR 491178、481514
    - 以前のバージョンのコアでは、ブロック RAM の使用率は常に 18K プリミティブを単位としてレポートされていたため、36K プリミティブが使用された場合に実際のブロック RAM の使用率がレポートされたものと異なっていました。ブロック RAM の使用率が 9K、18K、および 36K ブロックを単位として別々に GUI でレポートされるよう、修正しました。
  • (ザイリンクス アンサー 32290) Virtex-5 シングル ポート ECC コンフィギュレーションで READ_FIRST モードが機能しない問題
    • 修正されたバージョン : 3.1
    • CR 498772
  • (ザイリンクス アンサー 32037) ECC をイネーブルにした場合に CORE Generator の表示が正しくない問題
    • 修正されたバージョン : 3.1
    • CR 501642、493653
  • ビヘイビア モデルから構造モデルへの移行がスムーズに行われない問題
    • 修正されたバージョン : 3.1
    • CR 475649

既知の問題

  • データシートの消費電力予測図は暫定的なものです。
  • (ザイリンクス アンサー 31377) CORE Generator のコンソール ウィンドウに「For the configured RAM size, the number of block RAMs used exceeds the maximum number of 18KB block RAMs in the chosen architecture」というエラー メッセージが表示されます。
  • (ザイリンクス アンサー 24034) コアで大型メモリは生成できません。
    • CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、2GB の RAM を持ち、3.6GHz で動作するデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
    • CR 415768
  • (ザイリンクス アンサー 23744) 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。

LogiCORE IP Distributed Memory Generator v2.8

新機能

  • Virtex-5 TXT をサポート
  • 消費電力を削減するため、低消費電力インプリメンテーション オプションを追加
  • カスタマイズ GUI で、すべてのアルゴリズムのパイプライン処理に使用されるマルチプレクサー サイズを正確にレポート

修正された問題

  • シングル ポート コンフィギュレーションとデュアル ポート コンフィギュレーションで電力消費量が同じである問題。以前のバージョンのコアでは、ポート B が常にデフォルトでイネーブルになっていたため、シングル ポート コンフィギュレーションでの電力消費量がデュアル ポート コンフィギュレーションの場合と同じになっていました。そこで、シングル ポート コンフィギュレーションではポート B がディスエーブルになるよう修正されました。
    • CR 430719
  • v2.7 コアのカスタマイズ GUI で Virtex-5 シングル ポート RAM コンフィギュレーションの ECC オプションが表示されない問題
    • CR 468611
  • (ザイリンクス アンサー 30401) 書き込みのワード数と幅が特定の範囲内にあると Block Memory Generator GUI がクラッシュする問題
    • CR 433002
  • シングル ポート コンフィギュレーションの Block Memory Generator リソース使用率が、Spartan-3 および Virtex-II 関連ファミリの従来のシングル ポート ブロック メモリ コアのリソース使用率の 2 倍になっている問題。シングル ポート コンフィギュレーション用に非常に幅広な 256x72 プリミティブが、Spartan-3 および Virtex-II 関連ファミリではインプリメントされていませんでした。
    • CR 469821

既知の問題

  • (ザイリンクス アンサー 32290) Virtex-5 シングル ポート ECC コンフィギュレーションで READ_FIRST モードが機能しません。
  • (ザイリンクス アンサー 32037) ECC をイネーブルにした場合に CORE Generator GUI でレイテンシが正しく表示されません。
  • (ザイリンクス アンサー 24034) コアで大型メモリは生成できません。
    CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、2GB の RAM を持ち、3.6GHz で動作するデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
    • CR 415768
  • (ザイリンクス アンサー 23744) 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。

LogiCORE IP Block Memory Generator v2.7

新機能

  • ISE 10.1 デザイン ツールをサポート
  • ビヘイビア シミュレーション時間を v2.6 コアよりも向上

修正された問題

  • Block Memory Generator の生成に時間がかかる問題
    • CR 444402
  • (ザイリンクス アンサー 24313) Virtex-4 および Virtex-5 のコアをバイト ライト イネーブルおよび WRITE_FIRST モードで使用すると、次のような警告メッセージがシミュレーション中に表示される問題
    "# ** Warning: Functional warning at simulation time ( 1572 ns)
    : RAMB16( :top:bm_tb:test1_dut:bmg0:bmg0:bu2_u0_blk_mem_generator_
    valid_cstr_ramloop_0_ram_r_v4_ram_true_dp_single_prim_tdp:)
    port A is in WRITE_FIRST mode requiring all bits of WEA to be all
    '1's or all '0's to guarantee valid outputs.
    # Time: 1572 ns Iteration: 3 Instance:
    /top/bm_tb/test1_dut/bmg0/bmg0/bu2_u0_blk_mem_generator_valid_cstr_
    ramloop_0_ram_r_v4_ram_true_dp_single_prim_tdp"
  • シンプル デュアル ポート RAM では READ_FIRST モードしか使用できないのに、Block Memory Generator GUI で 3 つの書き込みモードから選択できるようになっている問題
    • CR 436053
  • Block Memory Generator GUI で Enable_B および Use_Ramb16bwer_Reset_Behavior が正しいかが確認されないため、ASY シンボル (Enable_B) およびコア ネットリスト (Use_Ramb16bwer_Reset_Behavior) の生成でエラーが発生する問題
    • CR 439672、CR 433594

既知の問題

  • (ザイリンクス アンサー 32037) ECC をイネーブルにした場合に CORE Generator GUI でレイテンシが正しく表示されません。
  • (ザイリンクス アンサー 24034) コアで大型メモリは生成できません。
    CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、2GB の RAM を持ち、3.6GHz で動作するデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
    • CR 415768
  • (ザイリンクス アンサー 23744) 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。
  • (ザイリンクス アンサー 30401) 書き込みのワード数と幅が特定の範囲内にあると Block Memory Generator GUI がクラッシュする問題
    • CR 433002

LogiCORE IP Block Memory Generator v2.6

新機能

マルチプレクサー内でパイプライン段をサポート

修正された問題

既知の問題

  • (ザイリンクス アンサー 24034) コアで大型メモリは生成できません。ISE の CORE Generator を実行しているコンピューターによって、生成できるメモリのサイズが異なります。たとえば、2GB の RAM を持ち、3.6GHz で動作するデュアル Pentium-4 サーバーの場合、1.8MB または 230KB のメモリ コアを生成できます。
    • CR 415768
  • (ザイリンクス アンサー 23744) 範囲外のアドレスを入力すると、DOUT バスに X が生成されます。
  • (ザイリンクス アンサー 24313) Virtex-4 および Virtex-5 のコアをバイト ライト イネーブルおよび WRITE_FIRST モードで使用すると、次のような警告メッセージがシミュレーション中に表示されます。
    # ** Warning: Functional warning at simulation time ( 1572 ns)
    : RAMB16( :top:bm_tb:test1_dut:bmg0:bmg0:bu2_u0_blk_mem_generator_
    valid_cstr_ramloop_0_ram_r_v4_ram_true_dp_single_prim_tdp:)
    port A is in WRITE_FIRST mode requiring all bits of WEA to be all
    '1's or all '0's to guarantee valid outputs.
    # Time: 1572 ns Iteration: 3 Instance:
    /top/bm_tb/test1_dut/bmg0/bmg0/bu2_u0_blk_mem_generator_valid_cstr_
    ramloop_0_ram_r_v4_ram_true_dp_single_prim_tdp

LogiCORE IP Block Memory Generator v2.5

新機能

  • Spartan-3A/3A DSP デバイスに対してバイト ライト イネーブルをサポート
  • ポート A とポート B の出力レジスタ制御を分離
  • Core Generator の新機能 : GUI で Block Memory Generator v2.4 を v2.5 にアップグレード
    CORE Generator ヘルプの「コアのアップグレード」を参照してください。

修正された問題

CR 435009 : ワード数が多いシングル ポート RAM または ROM コンフィギュレーションのコアは、32kX1 プリミティブ (Virtex-4) または 64kX1 プリミティブ (Virtex-5) をカスケード接続してインプリメントされるが、カスケード接続されたポート B の入力/出力ピンは接続されていないため、DRC チェックでインプリメンテーション エラーが発生する問題

既知の問題
(ザイリンクス アンサー 29168) v2.5 XCO パラメーターが変更されています。
(ザイリンクス アンサー 23688) Linux および Solaris では、プロジェクト ディレクトリが $XILINX にあると Block Memory Generator GUI が開きません。
(ザイリンクス アンサー 23744) 無効なアドレスを入力すると、DOUT バスに X が生成されます。
(ザイリンクス アンサー 24034) Block Memory Generator コアの生成に時間がかかります。
(ザイリンクス アンサー 24313) 予期しない出力が出て、「# ** Warning: Functional warning at simulation time ...」というシミュレーション警告が表示されます。
(ザイリンクス アンサー 24804) 「ERROR:sim:166 - An internal error has occurred. Closing core customization GUI.」というエラー メッセージが表示されます。

LogiCORE IP Block Memory Generator v2.4.1

新機能

  • Virtex-5 で ECC (ビルトイン ハミング エラー訂正) をサポート

修正された問題

  • CR 429967 : Block Memory Generator でリソースが浪費される問題 (一部のコンフィギュレーションでリソース消費が最適化されない)
  • CR 415531 : 選択できないオプションが Block Memory Generator GUI で表示される問題

既知の問題

LogiCORE IP Block Memory Generator v2.4

新機能

  • Virtex-5 で ECC (ビルトイン ハミング エラー訂正) をサポート

修正された問題

  • CR 429967 : Block Memory Generator でリソースが浪費される問題 (一部のコンフィギュレーションでリソース消費が最適化されない)
  • CR 415531 : 選択できないオプションが Block Memory Generator GUI で表示される問題

既知の問題

LogiCORE IP Block Memory Generator v2.3

新機能

  • なし

修正された問題

既知の問題

LogiCORE IP Block Memory Generator v2.2

新機能

  • Spartan-3A、Spartan-3 XA、Spartan-3E XA、および Virtex-4 XA をサポート
  • 最小ワード数を 8 から 2 に変更
  • Virtex-5 FPGA でシンプル デュアル ポート ブロック RAM プリミティブをサポート

修正された問題

  • CR 232997 : Virtex-5 タイミング シミュレーションで「# ** Error: (vsim-SDF-3261) ../../implement/results/routed.sdf(1200): Failed to find matching module path.」という SDF ファイル エラーが発生する問題。これは NetGen SDF ファイル ジェネレーターの問題で、ISE 8.2i サービス パック 1 で修正されています。
  • CR 232994 : NetGen で生成された Verilog モデルが Virtex-5 をターゲットにしているとエラーが発生し、シミュレーション中に DOUT で間違った出力が RAMB36 プリミティブから生成される問題
    これは UniSim モデルの問題で、ISE 8.2i サービス パック 1 で修正されています。
  • (ザイリンクス アンサー 23686) Virtex-4 構造 (UniSim) シミュレーションで DOUTA が間違ったクロックで変更する問題
  • (ザイリンクス アンサー 22699) ビヘイビア モデルで非対称の読み出し/書き込みポートの競合が検出されない問題。 Block Memory Generator v2.2 では、非対称の読み出し/書き込みポートの競合が検出されるようになりました。
  • (ザイリンクス アンサー 23682) 1 つのポートが読み出し専用として使用されている場合の古いメモリ コアと新しい Block Memory Generator との違いに関する記述がデータシートに含まれていない問題

既知の問題

  • CR 232997 : Virtex-5 タイミング シミュレーションで「# ** Error: (vsim-SDF-3261) ../../implement/results/routed.sdf(1200): Failed to find matching module path.」という SDF ファイル エラーが発生する問題
    これは NetGen SDF ファイル ジェネレーターの問題で、ISE 8.2i サービス パック 1 で修正されています。
  • CR 232994 : NetGen で生成された Verilog モデルが Virtex-5 をターゲットにしているとエラーが発生し、シミュレーション中に DOUT で間違った出力が RAMB36 プリミティブから生成される問題
    これは UniSim モデルの問題で、ISE 8.2i サービス パック 1 で修正されています。
  • (ザイリンクス アンサー 24104) バイト ライト イネーブル機能を使用すると、メモリから読み出されたデータが予期したものとは異なる場合があります。
  • (ザイリンクス アンサー 24061) メモリが間違った書き込みモードで生成されるため、予期しないデータが出力に見られます。
  • (ザイリンクス アンサー 24069) COE または [Filling Memory Locations] オプションを使用してもメモリが正しく初期化されません。
  • (ザイリンクス アンサー 24057) データシートの 1 ページにある表の「サポートされているデバイス ファミリ」には記載されていなくても、Spartan-3A はサポートされているデバイスです。
  • (Xilinx Answer 24033) GUI の最後のページにある「Block Memory Resource Estimate」に「undefined」と表示されます。
  • (ザイリンクス アンサー 23688) Linux および Solaris では、プロジェクト ディレクトリが $XILINX にあると Block Memory Generator GUI が開きません。
  • (ザイリンクス アンサー 23744) 無効なアドレスを入力すると、DOUT バスに X が生成されます。
  • (ザイリンクス アンサー 24034) Block Memory Generator コアの生成に時間がかかります。

LogiCORE IP Block Memory Generator v2.1

新機能

  • Spartan-3A、Spartan-3 XA、Spartan-3E XA、および Virtex-4 XA をサポート
  • 最小ワード数を 8 から 2 に変更
  • Virtex-5 でシンプル デュアル ポート ブロック RAM プリミティブをサポート

修正された問題

  • (ザイリンクス アンサー 23686) Virtex-4 構造 (UniSim) シミュレーションで DOUTA が間違ったクロックで変更する問題
  • (ザイリンクス アンサー 22699) ビヘイビア モデルで非対称の読み出し/書き込みポートの競合が検出されない問題。Block Memory Generator v2.2 では、非対称の読み出し/書き込みポートの競合が検出されるようになりました。
  • (ザイリンクス アンサー 23682) 1 つのポートが読み出し専用として使用されている場合の古いメモリ コアと新しい Block Memory Generator との違いに関する記述がデータシートに含まれていない問題

既知の問題

AR# 50918
日付 01/08/2014
ステータス アクティブ
種類 一般
デバイス
ツール
IP