AR# 51016

Vivado 2012.2 での 7 Series GTZ Transceiver Wizard の既知の問題および回避策

説明

このアンサーは、Vivado Design Suite 2012.2 で GTZ トランシーバーをターゲットにした 7 Series FPGAs Transceivers Wizard v2.2 の既知の問題について説明します。

beachfront_placeNroute.tc ファイルが Vivado 合成では機能しません。
新しい beachfront_placeNroute.tcl ファイルが必要です。
report_timing_summary を実行するとき最小パルス幅の違反があります。

ソリューション

Vivado 2012.2 で 7 Series Transceiver Wizard の出力を使用するには、次のものが必要です。

http://japan.xilinx.com/support/download/index.htm から Vivado 2012.2 のアップデートリリース (2012.2.1) をインストールしてください。
./implement ディレクトリにある既存の beachfront_placeNroute.tcl を、このアンサーに添付されているものに置き換えます。
./example_design/gtwizard_v2_2_0_exdes.xdc という XDC 制約を変更します (サンプルデザインに該当する周期が使用されていることを確認)。

たとえば、6.206 の周期が使用されている場合は次のように置換します。

create_clock -name rxusrclk1 -period 6.206 rxusrclk1
create_clock -name txusrclk0 -period 6.206 txusrclk0

これを次のものに置き換えます。

create_clock -name TXOUTCLK0 -period 6.206 [get_pins -hierarchical *gtze2_octal_north/TXOUTCLK0]
create_generated_clock -name TXUSRCLK0 -divide_by 1 -source [get_pins -hierarchical *gtze2_octal_north/TXOUTCLK0] [get_pins -hierarchical -filter {name=~*gtze2_inf_north*clkbuflbtx0*CLKOUT}]
create_clock -name RXOUTCLK0 -period 6.206 [get_pins -hierarchical *gtze2_octal_north/RXOUTCLK0];
create_clock -name DRPCLK_IN -period 20 [get_ports DRPCLK_IN]

注記 : TXUSRCLK0 および mmcm_clk_out_rx1 で最小パルス幅違反が引き続き見られますが、

これらは Vivado 2012.3 で修正される予定で、Vivado 2012.2 では無視しても問題はありません。

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AR# 51016
日付	01/16/2015
ステータス	アクティブ
種類	既知の問題
デバイス	Virtex-7 HT
ツール	Vivado Design Suite - 2012.2
IP	7 Series FPGAs Transceivers Wizard

AR# 51016

Vivado 2012.2 での 7 Series GTZ Transceiver Wizard の既知の問題および回避策

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