AR# 51047

7 シリーズ FPGA GTX トランシーバー - さまざまなプロトコルに推奨される PLL 設定

説明

このアンサーでは、7 シリーズ FPGA GTX トランシーバーでさまざまなプロトコルに推奨される PLL 設定および除算係数を示します。この情報は、『7 シリーズ FPGA GTX/GTH トランシーバー ユーザー ガイド』 (UG476) の次のバージョン (v1.6) に追加される予定です。

ソリューション

規格ライン レート内部データ幅PLL 周波数REFCLK 周波数標準的な REFCLK 周波数を使用
[Gb/s][16b/20b/32b/40b][GHz][MHz]
標準N1N2DM
XAUI3.12520b3.125156.255421
GigE1.2520b2.51255441
PCIe
最適ジッター
520b2.52505211
2.520b2.52505221
520b2.51255411
2.520b2.51255421
PCIe
100MHz REFCLK
520b2.51005511
2.520b2.51005521
CPRI 1-4X
(マルチレート)
2.457620b2.4576122.885421
1.228820b2.4576122.885441
0.614420b2.4576122.885481
CPRI 1-10X
(マルチレート)
3.07220b3.072122.885521
2.457620b2.4576122.885421
1.228820b2.4576122.885441
0.614420b2.4576122.885481
CEI6.256.2520b3.125390.6254211


規格ライン レート内部データ幅PLL 周波数QPLLREFCLK 周波数標準的な Typical REFCLK 周波数を使用
[Gb/s][16b/20b/32b/40b][GHz][上位/下位バンド]MHz
標準N
(QPLL_FBDIV,
QPLL_FBDIV_RATIO)
RXOUT_DIV (D)TXOUT_DIV (D)M
(QPLL_REFCLK_DIV)
PCIe Gen3832b8下位10080111
CEI 6.256.2520b6.25下位390.62516111
6.2520b6.25下位156.2540111
CEI119.9532b9.95上位155.4687564111
11.132b11.1上位173.437564111
SFP+
(SFF-8431、SFI)
9.8304*32b9.8304上位122.8880111
9.9532832b9.95328上位155.5264111
10.312532b10.3125上位156.2566111
10.518732b10.5187上位164.35564111
11.132b11.1上位173.437564111


注記 : * SFP+ を介した CPRI のアプリケーションで使用されるライン レート

AR# 51047
日付 11/28/2012
ステータス アクティブ
種類 一般
デバイス