AR# 51116

14.x ISE SysGen - CORDIC SinCos ブロックが simulink シミュレーションとハードウェア間で異なる

説明

旧バージョンのツールで機能していたデザインを実行すると、ハードウェアでの CORDIC SinCos ブロックの出力が不正となります (シミュレーションでは機能する)。

この理由を教えてください。

ソリューション

これは ISE Sysgen 14.x の既知の問題です。

回避策 :

  • 同様の機能を持つ DDS Compiler ブロックを使用します (場合によっては CORDIC ブロック)。
  • CORDIC SinCos ブロックはリファレンス ブロック セットの一部であるため、このブロックを右クリックして [Look Under Mask] をクリックすることで、ソースを表示させて必要に応じて変更できます。
  • VHDL ではなく Verilog をターゲット言語として使用します。これで問題は解決します。

AR# 51116
日付 02/18/2015
ステータス アクティブ
種類 一般
ツール
IP