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AR# 51164

Vivado - Verilog マクロの定義方法

説明

Vivado Design Suite で Verilog マクロはどうすれば定義できますか。

ソリューション


Verilog マクロは、次の手順で定義できます。

1. 合成オプション -verilog_define MACRO_NAME=MACRO_VALUE を追加します。

2. マクロを 1 つのファイルで定義し、そのファイルを右クリックして [Global Include] に設定します。

3. [Project Settings] → [Language Options] → [Generics/Parameters] では、パラメーターは上書きできますが、デザインのマクロは上書きできません。
AR# 51164
作成日 08/06/2012
最終更新日 10/19/2012
ステータス アクティブ
タイプ 一般
ツール
  • Vivado