AR# 51200

FIFO Generator 9.2 - モジュールの再宣言によって合成でエラーが発生する

説明


FIFO 9.2 コア (Verilog) を含むデザインを合成すると、次のようなエラーが発生します。

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* HDL Compilation *
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Compiling verilog file "ipcore_dir/fifo_generator_v9_2.v" in library work
Compiling verilog file "top.v" in library work
Module <fifo_generator_v9_2> compiled
Compiling verilog file "ipcore_dir/fifo_generator_v9_2_synth.v" in library work
Module <top> compiled
ERROR:HDLCompilers:27 - "ipcore_dir/fifo_generator_v9_2_synth.v" line 54 Illegal redeclaration of 'fifo_generator_v9_2'
Module <fifo_generator_v9_2> compiled
Analysis of file <"top.prj"> failed.

ソリューション


*_synth.v ファイルは不正で、削除する必要があります。このファイルを ipcore_dir から削除して [Clean Project Files] および合成を再度実行してください。ファイルが存在しない旨の警告メッセージが表示されますが、XST は問題なく完了します。

別の方法として、警告メッセージを回避してこの問題を次の方法で修正できます。
  1. FIFO コアを ISE プロジェクトから削除します。
  2. 次の行をコメントアウトして <fifo_core_name>_xmdf.tcl ファイルを変更します。
    VHDL フローの場合
    utilities_xmdf::xmdfSetData $instance FileSet $fcount relative_path <fifo_core_name>_synth.vhd
    utilities_xmdf::xmdfSetData $instance FileSet $fcount type vhdl
    incr fcount
    Verilog フローの場合
    utilities_xmdf::xmdfSetData $instance FileSet $fcount relative_path <fifo_core_name>_synth.v
    utilities_xmdf::xmdfSetData $instance FileSet $fcount type verilog
    incr fcount
  3. FIFO コアをプロジェクトに再度戻します。


この問題は、FIFO Generator のバージョン 9.3 で修正されています。
AR# 51200
日付 12/07/2012
ステータス アクティブ
種類 既知の問題
ツール