AR# 5121

M1.5i/2.1i タイミング - Timing Report File (.twr) およびその内容

説明

キーワード : timing report, TWR, Post Layout Timing Report, explanation, .twr, タイミング レポート, 説明

重要度 : 標準

概要 :
タイミング レポートとは何ですか。またその内容はなんですか。

ソリューション

注 : このレポートは Virtex のものですが、説明はすべての FPGA ファミリに当てはまります。

ヘッダの部分ではソフトウェアのバージョン、デザイン ファイル、制約ファイル、およびレポートの種類が説明されます。
Verbose は、各制約のパスを表示し、error はエラーのあった制約のパスを表示します。
limit は 各制約のパス数を指定します。
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Xilinx TRACE, Version M1.5.25
Copyright (c) 1995-1998 Xilinx, Inc. All rights reserved.

Design file: synpli.ncd
Physical constraint file: synpli.pcf
Device,speed: XCV50,-4 (x1_0.69 1.75 Advanced)
Report level: Verbose report, limited to 1 item per constraint
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デザインの中に回路ループがある場合、タイミングのためにそれらは無効になります。
ループのソース、およびデスティネーション エリアが記載されています。
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196 circuit loops found and disabled.
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! Warning: The following connections are in combinational loops, and !
! some paths through these connections may not be analyzed. !
!
! Signal...........................Driver....................Load !
! -------------------------------- ----------------------------- ---------------- !
! un0............................GCLKBUF2.OUT.....DLL2.CLKFB !
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それぞれの制約が記載され、次の情報が表示されます。
- 制約
- 分析したパス、終了地点のエラー
- 最小遅延

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Timing constraint: NET "U_dll_2x_board.un4" PERIOD = 10 nS HIGH 50.000 % ;
196 items analyzed, 0 timing errors detected.
Minimum period is 8.731ns.

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"Slack = Constraint - Skew - Delay"

Slack: 1.269ns path U_zbtcntlr.Data_in0[31] to U_zbtcntlr.Rw_tff[1] relative to
8.705ns total path delay
0.026ns clock skew
10.000ns delay constraint
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Physical Resource とは CLB、SLICE、IOB の中の LUT、RAM、FLOP、または LATCH の名前のことです。 これを BEL 名と呼びます。 Logical Resource はソース デザイン ネットリストの中の名前です。
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Path U_zbtcntlr.Data_in0[31] to U_zbtcntlr.Rw_tff[1] contains 2 levels of logic:
Path starting from Comp: CLB_R4C16.S0.CLK (from un0)

To................................Delay type...........Delay(ns)....Physical Resource...........Logical Resource(s)

CLB_R4C16.S0.YQ.....Tcko...................1.383R........U_zbtcntlr.Data_in0[31]...U_zbtcntlr.Rw_tff[0]
CLB_R7C24.S1.BY......net (fanout=33)...6.804R........U_zbtcntlr.Rw_tff[0]
CLB_R7C24.S1.CLK....Tdick................. 0.518R........U_zbtcntlr.Rw_tff[1].........U_zbtcntlr.Rw_tff[2]
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Total (1.901ns logic, 6.804ns route)..........8.705ns (to un0)
(21.8% logic, 78.2% route)

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All constraints were met.

Clock to Setup on destination clock FRAME_CLKB
---------- - - - -----+ - - - - - - - - - +- - - - - - - - - +- - - - - - - - - + - - - - - - - - -+
.......................| Src/Dest.....|...Src/Dest...|...Src/Dest..|...Src/Dest...|
Source Clock |Rise/Rise.....|....Fall/Rise......|Rise/Fall......|Fall/Fall|
------------- - - - - +- - - - - - - - - - + - - - - - - - - -+ - - - - - - - - - + - - - - - - - - -+
ARM_CHNL_B.|...5.249.......|....................|....................|....................|
FRAME_CLKB. |..6.527........|....................|....................|....................|
LOCAL_CLK |...4.216...........|....................|....................|....................|
PIXEL_CLKB |...5.225..........|....................|....................|....................|

このことは 4 つの「ソース」 クロックの 1 つで動作している フリップフロップが、「X」ns 以内にデスティネーション クロック (この例の場合 FRAME_CLKB) で動作しているフリップフロップの D に達することを意味しています。

これにより、ユーザーにより作成されたグループのメンバが表示されます。

Table of Time Groups:
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TimeGroup DLLS:
Comps:
U_dll_2x_board.U_clkdll_ext
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Timing summary:
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Timing errors: 0 Score: 0
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「カバー スコア」については、(ザイリンクス アンサー #2963) を参照してください。
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Constraints cover 392 paths, 0 nets, and 297 connections (71.6% coverage)
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「最小周期」とは、制約によりカバーされた最も長いパスの結果です。
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Design statistics:
Minimum period: 8.731ns (Maximum frequency: 114.534MHz)

Analysis completed Tue Dec 01 10:33:11 1998
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AR# 5121
日付 01/18/2010
ステータス アーカイブ
種類 一般