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AR# 51211

PlanAhead - PlanAhead の HDL ターゲットを Verilog から VHDL (または VHDL から Verilog) に変更する方法

説明

PlanAhead プロジェクトの HDL ターゲットはどうすれば Verilog から VHDL (または VHDL から Verilog) に変更できますか。

ソリューション


これには、次の 2 つの方法があります。

1. 新規プロジェクトを作成するときに、[Add Sources] ページで [Target Language] を次のように変更します。

ar_PA.png

2. [Project Settings] で [Target Language] を次のように変更します。

ar_PA2.png
AR# 51211
作成日 12/10/2012
最終更新日 12/10/2012
ステータス アクティブ
タイプ 一般
デバイス
  • FPGA Device Families
ツール
  • PlanAhead