AR# 51211

PlanAhead - PlanAhead の HDL ターゲットを Verilog から VHDL (または VHDL から Verilog) に変更する方法

説明

PlanAhead プロジェクトの HDL ターゲットはどうすれば Verilog から VHDL (または VHDL から Verilog) に変更できますか。

ソリューション


これには、次の 2 つの方法があります。

1. 新規プロジェクトを作成するときに、[Add Sources] ページで [Target Language] を次のように変更します。

ar_PA.png

2. [Project Settings] で [Target Language] を次のように変更します。

ar_PA2.png
AR# 51211
日付 12/10/2012
ステータス アーカイブ
種類 一般
デバイス
ツール