AR# 51369

Artix-7 FPGA GTP トランシーバーのデザイン アドバイザリ - 初期エンジニアリング サンプル (IES) およびエンジニアリング サンプル (GES) シリコンの属性アップデート、問題、回避策

説明

このアンサーでは、Artix-7 FPGA GTP トランシーバーの初期エンジニアリング サンプル (IES) およびエンジニアリング サンプル (GES) の属性アップデート、問題、回避策を示します。

ソリューション

1. 初期エンジニアリング サンプル (IES)/エンジニアリング サンプル (GES) シリコン用の GTP トランシーバー属性のアップデート

初期エンジニアリング サンプル (IES)/エンジニアリング サンプル (GES) シリコンでのトランシーバー属性のアップデート7 Series FPGAs Transceivers Wizard のv2.4 以前のバージョンを使用する場合、これらの属性アップデートの中には、ウィザードで生成される GTP ラッパーに対して手動でアップデートする必要があるものがあります。ISE 14.5 のウィザード v2.5 を使用する場合、属性はウィザードで生成されます。Vivado 2013.1 で v2.5 を使用する場合の例外は BIAS_CFG、PMA_RSV2、RXCDR_CFG、RX_OS_CFG、RXLPM_OSINT_CFG で、これらはウィザードで生成されるラッパーで手動で設定する必要があります。v2.5 のウィザードでアップデートされた RX リセット シーケンスについては、(ザイリンクス アンサー 53561) を、TX 同期コントローラーの変更については、(ザイリンクス アンサー 55009) を参照してください。

 

属性

PLL0_CFG 27'h01F03DC(1)
PLL1_CFG 27'h01F03DC(1)
BIAS_CFG 64'h0000000000050001
RXLPM_INCM_CFG 1'b1(2)
RXLPM_IPCM_CFG 1'b0(2)
RX_CM_TRIM 4'b1010(3)
RXCDR_LOCK_CFG (4) 6'b001001
RX_DEBUG_CFG 14'h000
RXPI_CFG0 3'b000
RXPI_CFG1 1'b1
RXPI_CFG2 1'b1
RX_BIAS_CFG 16'h33F0
RXLPM_CFG 4'b0110
RXLPM_GC_CFG2 3'b001
RXLPM_HF_CFG2 5'b01010
RXLPM_LF_CFG2 5'b01010
RXLPM_GC_CFG 9'b111100010
RXLPM_OSINT_CFG 3'b100
CFOK_CFG 42'h490_0004_0E80
CFOK_CFG2 7'b0100000
CFOK_CFG3 7'b0100000
RXOSCALRESET_TIMEOUT 5'b00000
RXOSINTCFG (ポート) 4'b0010
RXOSINTEN  (ポート) 1
PMA_RSV2 32h'00002040
RX_OS_CFG 13'h0080


RXCDR_CFG(5) フルレート : RXOUT_DIV=1 (ライン レート 3.2 ~ 6.6 Gb/s) 1/2 フレート : RXOUT_DIV=2 (ライン レート 1.6 ~ 3.3 Gb/s) 1/4 レート : RXOUT_DIV=4 (ライン レート 0.8 ~ 1.65 Gb/s) 1/8 レート : RXOUT_DIV=8 (ライン レート 0.5 ~ 0.825Gb/s)
プリスクランブル パターンのあるスクランブルおよび 8B/10B CDR 設定 : < +/- 200ppm、+/- 700ppm、+/- 1250ppm

83'h0_0011_07FE_2060_2104_1010

CDR 設定 : < +/- 200ppm、+/- 700ppm、+/- 1250ppm
83'h0_0011_07FE_2060_2108_1010

CDR 設定 : < +/- 200ppm、+/- 700ppm、+/- 1250ppm

83'h0_0011_07FE_0860_2110_1010

CDR 設定 : < +/- 200ppm、+/- 700ppm、+/- 1250ppm

83'h0_0011_07FE_0860_2110_1010

プリスクランブル パターンのない 8B/10B CDR 設定 < +/- 200ppm

83'h0_0001_07FE_4060_0104_1010

CDR 設定 < +/- 700ppm、+/- 1250ppm
83'h0_0001_07FE_4060_2104_1010

CDR 設定 < +/- 200ppm

83'h0_0001_07FE_2060_0104_1010

CDR 設定 < +/- 700ppm、+/- 1250ppm
83'h0_0001_07FE_2060_2104_1010

CDR 設定 < +/- 200ppm
83'h0_0001_07FE_1060_0104_1010
 

CDR 設定 : < +/- 700ppm、+/- 1250ppm
83'h0_0001_07FE_1060_2104_1010

CDR 設定 < +/- 200ppm
83'h0_0001_07FE_0860_0104_1010

CDR 設定 < +/- 700ppm、+/- 1250ppm
83'h0_0001_07FE_0860_2104_1010

SSC 設定を使用した SATA REFCLK PPM(6) 83'h0_0000_87FE_2060_2444_1010 (SATA Gen3) 83'h0_0000_47FE_2060_2448_1010 (SATA Gen2) 83'h0_0000_47FE_1060_2448_1010 (SATA Gen1)

 

注記 :

  1. PCI-Express Gen 1 および Gen 2 では、27'h01F024C に設定する必要があります。
  2. RXLPM_INCM_CFG および RXLPM_IPCM_CFG の設定については RX 終端使用モードのセクションを参照してください。
  3. プログラマブルで、800mV に設定されます。RX_CM_SEL = 2'b11 の場合に適用されます。
  4. ポート RXCDRLOCK はサポートされていません。入力データを検証してください。
  5. RXCDR_CFG 設定は暫定的なものであり、現在特性評価中です。アップデートされた設定は決定しだい追加されます。
  6. この設定は、SSC を使用する REFCLK PPM の SATA 要件 (-5000PPM の 33KHz FM Triangular 変調を使用した +/- 700PPM) をサポートするためのものです。

2. 使用モード/問題

2.1. RX 終端使用モード

異なる GTP RX 終端使用モードは、(ザイリンクス アンサー 51448) を参照してください。

2.2. バッファー バイパス モード

最新のバッファー バイパス属性は、(ザイリンクス アンサー 47492) を参照してください。

2.3. OOB 使用モード

OOB 回路は、PCI Express、SATA/SAS などのアプリケーションでのみ使用されます。OOB を使用しないデザインの場合、PCS_RSVD_ATTR[8] は 1'b0 に、RXELECIDLEMODE[1:0] は 2'b11 に、RXBUF_RESET_ON_EIDLE は FALSE に設定されます。

2.4. RX リセット シーケンス

プロダクション シリコン用の RX リセット シーケンス要件は、(ザイリンクス アンサー 53561) を参照してください。このアップデートされたシーケンスは、プロダクション シリコンでは必須ですが、ES シリコンでも使用できます。7 Series FPGAs Transceivers Wizard v2.5 を使用する場合は、このリセット シーケンスは自動的に含まれます。

2.5. GTPE2_COMMON/BIAS_CFG 使用モード

クロック転送使用モード :

この GTPE2_COMMON/BIAS_CFG 使用モード要件は、次の条件が満たされる既存のデザインまたは一般的に Artix-7 GTP トランシーバーを使用する新規デザインに適用する必要があります。この使用モードに従うことにより、正しい BIAS_CFG 設定が伝搬され、TX ジッター パフォーマンスが改善します。
  • 基準クロックが 1 つのクワッド (基本的には IBUFDS_GTE2 のみが使用され、このクワッドはデザインでほかの目的では未使用) から別のクワッドに転送される
  • -2 および -3 ライン レートで動作する GTP トランシーバー
  • 基準クロックの電圧振幅は 400mV 未満 (差動ピーク トゥ ピーク)
 
IBUFDS_GTE2 が配置されている基準クロック ソース クワッドにある GTPE2_COMMON モジュールをインスタンシエートし、属性の表に示されている BIAS_CFG 値をラッパーまたは UCF で使用する必要があります。この使用モードは、7 Series FPGAs Transceivers Wizard v2.5 を使用しても自動的にはインプリメントされません。 
 
2.6. TX 同期化コントローラーの変更
 
バッファー バイパス モードの位相アライメント用の TX 同期化コントローラーの変更は、(ザイリンクス アンサー 55009) を参照してください。これは、7 Series FPGAs Transceivers Wizard v2.5 で修正されています。
 
改訂履歴
2014/03/27 - SATA の RXCDR_CFG 設定のアップデート
2013/05/09 - ISE 14.5/Vivado 2013.1 の GT Wizard v2.5 に関する情報を追加し、RXLPM_OSINT_CFG 値をアップデート
2013/04/12 - 表に RX_OS_CFG 値を追加、「RX リセット シーケンス」、「GTPE2_COMMON/BIAS_CFG 使用モード」の「クロック転送使用モード」、「TX 同期化コントローラーの変更」セクションを追加
2013/01/18 - 1/8 レートおよび SATA SSC の RXCDR_CFG 設定を追加、RXCDR_CFG の表を読みやすく並べ替え。PMA_RSV2 を表に追加。
2012/12/19 - BIAS_CFG 設定をアップデート、OOB 使用モードを追加
2012/11/01 - GES シリコンを追加
2012/09/27 - RXCDR_CFG および RXLPM_OSINT_CFG をアップデート。「使用モード」セクションにバッファー バイパス モードを追加
2012/09/18 - PLL0/1_CFG および RX_CDR_CFG の値をアップデートし、いくつかの属性を表に追加
2012/08/23 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51456 Artix-7 FPGA のデザイン アドバイザリのマスター アンサー N/A N/A
47852 7 シリーズ FPGA GTP トランシーバー - 既知の問題およびアンサー レコードのリスト N/A N/A
AR# 51369
日付 04/17/2014
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス