MIG 7 シリーズ デザイン アシスタントのこのセクションでは、7 シリーズ DDR3/DDR2 デザインのボード レイアウトおよびデザインガイドラインに重点を置いて説明しています。関連情報は、次にリストされているアンサーを参照してください。
注記 : このアンサー レコードは、MIG に関する質問への回答を提供するザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。
7 シリーズ DDR2/DDR3 デザインは、特定のボード レイアウトおよびデザイン規則に従わないとハードウェアでターゲットとしているメモリ データ レートで正しく動作しません。レイアウトおよびデザイン ガイドラインは、『7 シリーズ FPGA メモリ インターフェイス ソリューション ガイド』 の「DDR2 および DDR3 メモリ インターフェイス ソリューション」 → 「デザイン ガイドライン」を参照してください。これらのガイドラインには必ず従う必要があります。
メモリ インターフェイス デザインがボード レイアウト ガイドラインに沿っていることを確認する重要な手順には、IBIS を使用してシグナル インテグリティのシミュレーションを実行することが含まれます。ボード レイアウトの前後両方でこのシミュレーションを必ず実行してください。これにより、ボード上のシグナル インテグリティを確認できます。
次のアンサーには、ボード レイアウト要件に関する詳細が説明されています。
これらの規則に従ってもハードウェアでエラーが発生する場合は、このデザイン アシスタントのハードウェア セクションに戻って、「ピン配置/バンクの要件およびハードウェア デバッグ」を参照してください。
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 51315 | ザイリンクス MIG 7 シリーズ ソリューション センター - デザイン アシスタント - ハードウェア使用およびデバッグ | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 41511 | MIG 7 Series DDR3 SDRAM - Vccaux_io の使用方法および要件 | N/A | N/A |
| 51474 | MIG 7 シリーズ デザイン アシスタント - DDR2/DDR3 の終端および I/O 規格のガイドライン | N/A | N/A |
| 42024 | MIG 7 シリーズ DDR3 - FPGA と DDR3 SDRAM 間の推奨トレース インピーダンス | N/A | N/A |
| 42036 | MIG 7 Series - 内部/外部 VREF ガイドライン | N/A | N/A |
| 46082 | MIG 7 シリーズ DDR3 - ダイナミック ODT を有効にする方法 | N/A | N/A |
| 34557 | MIG Virtex-6 および 7 シリーズ DDR3 - フライバイ トポロジの要件 | N/A | N/A |
| 46132 | MIG 7 Series DDR3/DDR2 - トレース一致およびディレーティングのガイドライン | N/A | N/A |
| 34569 | MIG、 - 同時スイッチ ノイズ (SSN) の計算 | N/A | N/A |
| AR# 51475 | |
|---|---|
| 日付 | 07/19/2013 |
| ステータス | アクティブ |
| 種類 | ソリューション センター |
| デバイス | |
| IP | |