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AR# 51511

14.x タイミング - HSIO GTPCLKOUT00 ピンから IODELAY IOCLK0 ピンまでのパスを制約の付いていないパスの解析から削除する方法

説明


制約のついていないパスの解析のセクションに次のパスがリストされています。このセクションからこのパスが削除されるように、制約を設定するにはどうしたらよいでしょうか。

Delay: 11.005ns (data path)
Source: s6_pcie_v1_4_i/GT_i/tile0_gtpa1_dual_wrapper_i/gtpa1_dual_i (HSIO)
Destination: mig_v3_6_inst/memc3_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/gen_term_calib.mcb_soft_calibration_top_inst/IODRP2_RZQ (OTHER)
Data Path Delay: 11.005ns (Levels of Logic = 5)

Maximum Data Path at Slow Process Corner: s6_pcie_v1_4_i/GT_i/tile0_gtpa1_dual_wrapper_i/gtpa1_dual_i to mig_v3_6_inst/memc3_wrapper_inst/mcb_ui_top_inst/mcb_raw_wrapper_inst/gen_term_calib.mcb_soft_calibration_top_inst/IODRP2_RZQ
Location Delay typeDelay(ns) Physical Resource
Logical Resource(s)
--------------------------------------------------------------------------------------------- -------------------
BUFIO2_X2Y28.I net (fanout=1)e 0.582s6_pcie_v1_4_i/gt_refclk_out<0>
BUFIO2_X2Y28.DIVCLK Tbufcko_DIVCLK 0.190s6_pcie_v1_4_i/gt_refclk_bufio2
s6_pcie_v1_4_i/gt_refclk_bufio2
PLL_ADV_X0Y2.CLKIN1 net (fanout=1) e 0.000 s6_pcie_v1_4_i/gt_refclk_buf
PLL_ADV_X0Y2.CLKOUT3Tpllcko_CLK 1.214s6_pcie_v1_4_i/pll_base_i/PLL_ADV
s6_pcie_v1_4_i/pll_base_i/PLL_ADV
BUFGMUX_X2Y2.I0net (fanout=1) e 0.632 s6_pcie_v1_4_i/clk_100
BUFGMUX_X2Y2.OTgi0o0.209s6_pcie_v1_4_i/ref_bufg
s6_pcie_v1_4_i/ref_bufg
PLL_ADV_X0Y1.CLKIN1net (fanout=1) e 1.893 clk_100
PLL_ADV_X0Y1.CLKOUT0 Tpllcko_CLK 1.214 mig_v3_6_inst/memc3_infrastructure_inst/u_pll_adv
mig_v3_6_inst/memc3_infrastructure_inst/u_pll_adv
BUFPLL_MCB_X0Y5.PLLIN0 net (fanout=1)e 1.283mig_v3_6_inst/memc3_infrastructure_inst/clk_2x_0
BUFPLL_MCB_X0Y5.IOCLK0Tbufcko_IOCLK0.390 mig_v3_6_inst/memc3_infrastructure_inst/BUFPLL_MCB1
mig_v3_6_inst/memc3_infrastructure_inst/BUFPLL_MCB1
IODELAY_X0Y5.IOCLK0net (fanout=34) e 3.398mig_v3_6_inst/c3_sysclk_2x
---------------------------------------------------------------------------------------------- ---------------------------
Total 11.005ns (3.217ns logic, 7.788ns route)
(29.2% logic, 70.8% route)

ソリューション


このクロック パスに制約を設定する必要はありません。残念ながら、制約のついていないパスの解析から、このパスを削除するよう、制約を設定する方法はありません。
  • FROM-TO TIG を使用するのはよい解決策ではありません。

    クロック パスの TIG があるとこのクロックのクロック スキュー解析で有効な結果が得られません。ですから、このパスに FROM-TO TIG を設定しないでください。
  • 要件の適用範囲が広い、標準の FROM-TO 制約ではこのクロック パスに制約を設定できません。
    デスティネーション ピンがクロック ピンなので、標準の FROM-TO 制約をこのパスに使用すると、タイミング エンジンにより、クロック ピンではなく IODELAY コンポーネントのデータ ピンに要件が適用されるよう処理され、データ パスにのみタイミング解析が実行されます。このため、クロック パスはやはり制約が設定されず、制約のついていないパスのレポートにリストされます。


AR# 51511
作成日 11/12/2012
最終更新日 11/13/2012
ステータス アクティブ
タイプ 一般
デバイス
  • Spartan-6
ツール
  • ISE Design Suite - 13.2
  • ISE Design Suite - 13.3
  • ISE Design Suite - 13.4
  • ISE Design Suite - 14