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AR# 51580

14.1/14.2 での 7 シリーズ タイミング解析のデザイン アドバイザリ - PERIOD 制約の解析でブロック RAM (BRAM) または FIFO コンポーネントのクロック到達時間が不正になる

説明


PERIOD 制約の解析でブロック RAM/FIFO へのタイミング パスまたはブロック RAM/FIFO からのタイミング パスを解析すると、ソース クロックまたはデスティネーション クロックのいずれかのクロック到達時間が不正になり、要件が著しく小さくなります。これらのパスにはフル サイクルあるべきです。

この問題はいつ修正されますか。

ソリューション


この問題は ISE Design Suite 14.3 で修正される予定ですが、インプリメンテーションを NGDBuild から再実行する必要があります。

この問題を回避するには、ブロック RAM (BRAM) で開始または終了するパスに FROM:TO 制約を使用します。

ISE Design Suite 14.2 用のパッチが提供されており、次のリンクから入手できます。




ar51580_cr673578_timing_timegrp_cs_p28xd_14_2.zip

添付ファイル

関連添付ファイル

タイトル サイズ File Type
ar51580_cr673578_timing_timegrp_cs_p28xd_14_2.zip 10 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

AR# 51580
作成日 08/31/2012
最終更新日 03/02/2013
ステータス アクティブ
タイプ デザイン アドバイザリ
デバイス
  • Kintex-7
  • Artix-7
  • Virtex-7
ツール
  • ISE Design Suite - 14.1
  • ISE Design Suite - 14.2