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Endpoint Block Plus Wrapper for PCI Express - マスター アンサー

説明

Virtex-5 Endpoint Block Plus Wrapper for PCI Express コアのこのマスター アンサーでは、各コア バージョンに対するリリース ノート、デザイン アドバイザリ、既知の問題、および一般情報をすべてリストしています。

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このアンサーは PCI Express ソリューション センター
(Xilinx Answer 34536) - PCI Express のザイリンクス ソリューション センターから抜粋したものです。

ソリューション

リリース ノート :

(Xilinx Answer 23985) LogiCORE Block Plus Endpoint for PCI Express v1.1 - 8.2i IP アップデート 2 LXT 補足 (8.2i_IP2_LXTsup) のリリース ノートおよび既知の問題
(Xilinx Answer 24603) LogiCORE Endpoint Block Plus for PCI Express v1.2 および v1.2.1 - 9.1i IP アップデート 1 (9.1i_IP1) および 9.1i IP アップデート 2 (9.1i_IP2) のリリース ノートと既知の問題
(Xilinx Answer 25162) LogiCORE Endpoint Block Plus v1.3 for PCI Express - 9.1i IP アップデート 3 (9.1i_IP3) でのリリース ノートおよび既知の問題
(Xilinx Answer 25493) LogiCORE Endpoint Block Plus v1.4 for PCI Express - 9.2i IP アップデート 1 (9.2i_IP1) のリリース ノートおよび既知の問題
(Xilinx Answer 29468) LogiCORE Endpoint Block Plus v1.5 for PCI Express - 9.2i IP Update 2 (9.2i_IP2) のリリース ノートおよび既知の問題
(Xilinx Answer 30120) Endpoint Block Plus Wrapper for PCI Express v1.6 および v1.6.1 - ISE 10.1 初期 IP 3 (IP_10.1.0) のリリース ノートおよび既知の問題
(Xilinx Answer 30632) Endpoint Block Plus Wrapper for PCI Express v1.7 および v1.7.1 - ISE 10.1 IP アップデート 1 (IP_10.1.1) のリリース ノートおよび既知の問題
(Xilinx Answer 30980) Endpoint Block Plus Wrapper v1.8 for PCI Express - ISE 10.1 IP アップデート 2 (IP_10.1.2) のリリース ノートおよび既知の問題
(Xilinx Answer 31572) Endpoint Block Plus Wrapper for PCI Express v1.9、v1.9.1、v1.9.2、v1.9.3、および v1.9.4 - ISE 10.1 IP アップデート 3 (IP_10.1.3) のリリース ノートおよび既知の問題
(Xilinx Answer 32274) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - ISE 11.1 でのリリース ノートおよび既知の問題
(Xilinx Answer 32741) Endpoint Block Plus Wrapper v1.11 for PCI Express - ISE Design Suite 11.2 でのリリース ノートおよび既知の問題
(Xilinx Answer 33278) Endpoint Block Plus Wrapper v1.12 for PCI Express - ISE Design Suite 11.3 でのリリース ノートおよび既知の問題
(Xilinx Answer 33762) Endpoint Block Plus Wrapper v1.13 for PCI Express - ISE Design Suite 11.4 でのリリース ノートおよび既知の問題
(Xilinx Answer 35321) Endpoint Block Plus Wrapper v1.14 for PCI Express - ISE Design Suite 12.1 でのリリース ノートおよび既知の問題
(Xilinx Answer 42760) Endpoint Block Plus Wrapper v1.15 for PCI Express - ISE Design Suite 13.2 でのリリース ノートおよび既知の問題

デザイン アドバイザリ :

(Xilinx Answer 33580) Virtex-5 FPGA Endpoint Block Plus Wrapper for PCI Express のデザイン アドバイザリのマスター アンサー
(Xilinx Answer 34444) Endpoint Block Plus Wrapper v1.13 for PCI Express のデザイン アドバイザリ - リンク パートナーのデータ制限のある完了クレジット出力が原因で転送が停止する
(Xilinx Answer 33699) Endpoint Block Plus Wrapper v1.12 for PCI Express のデザイン アドバイザリ - レーン 7 の極性が反転しているとコアが x8 としてトレーニングされない
(Xilinx Answer 33534) Endpoint Block Plus for PCI Express Wrapper v1.12 for PCI Express のデザイン アドバイザリ - Block Plus ラッパーのソース コードを Synplify で使用する方法
(Xilinx Answer 33411) Endpoint Block Plus Wrapper v1.12 for PCI Express のデザイン アドバイザリ - ウォーム リセットの後に trn_tdst_rdy_n のディアサートが原因で TX 方向が永久的に停止してしまう
(Xilinx Answer 33709) Endpoint Block Plus Wrapper v1.12 for PCI Express のデザイン アドバイザリ - タイミング クロージャの向上
(Xilinx Answer 33710) Endpoint Block Plus Wrapper v1.12 for PCI Express のデザイン アドバイザリ - trn_rnp_ok_n のディアサート期間が長くなるとコンプリーション パケットがコア内で阻止される


既知の問題/一般情報 :

(Xilinx Answer 30124) Endpoint Block Plus Wrapper for PCI Express - パッチのアップデート
(Xilinx Answer 31164) Endpoint Block Plus Wrapper v1.8 for PCI Express - MPS が 128 または 256 バイトに設定されていると、Expansion ROM BAR をディスエーブルにする回避策が原因で受信 TLP ビット エラーが発生する
(Xilinx Answer 31460) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - CORE Generator のカスタマイズ GUI の 7 ページ目で FXT デバイスのデフォルトの TXPREEMPHASIS 値が不正
(Xilinx Answer 32091) Endpoint Block Plus Wrapper v1.11 for PCI Express - 長さが 64 バイト以上の完了がダウンストリーム ポート モデルでドロップされる
(Xilinx Answer 32727) Endpoint Block Plus Wrapper v1.11 for PCI Express - 予測可能 IP 配置制約により MAP でエラーが発生する
(Xilinx Answer 32946) Endpoint Block Plus Wrapper v1.11 for PCI Express - x1 board_dual.v の構文エラーによりシミュレーション エラーが発生する
(Xilinx Answer 33850) Endpoint Block Plus Wrapper v1.13 for PCI Express - コンフィギュレーション空間レジスタの読み出しおよび書き込みが完了しない
(Xilinx Answer 34706) Endpoint Block Plus Wrapper v1.15 for PCI Express - リンク パートナー広告の制限完了データ クレジットと接続するとき、TX インターフェイスのパケットの接続を解除すると、送信インターフェイスが停止する
(Xilinx Answer 37246) Endpoint Block Plus Wrapper v1.14 for PCI Express - 1 つ前のパケットが受信ブロック RAM に書き込まれる間に 8b10b エラーが発生すると、入力パケットが失われる可能性がある
(Xilinx Answer 31210) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - Legacy Interrupt を生成すると Interrupt Status ビットが設定されない
(Xilinx Answer 31211) Endpoint Block Plus Wrapper v1.12 for PCI Express - リンクが L0s に遷移すると BAR 設定がリセットされる
(Xilinx Answer 31646) Endpoint Block Plus Wrapper v1.14 for PCI Express - デュアル コアの UCF 問題
(Xilinx Answer 31647) Endpoint Block Plus Wrapper v1.12 for PCI Express - デュアル コアの implement_dual.bat ファイルがない
(Xilinx Answer 31843) Endpoint Block Plus Wrapper v1.9 for PCI Express - 電力制御が D0 -> D3hot -> D0 のように遷移すると転送が停止する
(Xilinx Answer 31850) Endpoint Block Plus Wrapper v1.12 for PCI Express - シミュレーション テストベンチでデバイス制御レジスタへの書き込みアドレスが間違っている
(Xilinx Answer 33400) Endpoint Block Plus Wrapper v1.12 for PCI Express - ModelSim シミュレーションで wave dump から多数の信号が削除される
(Xilinx Answer 33401) Endpoint Block Plus Wrapper v1.12 for PCI Express - 「ERROR:sim:159 - An internal error has occurred - when disabling TX_DIFF_BOOST」というエラー メッセージが表示される
(Xilinx Answer 33410) Endpoint Block Plus Wrapper v1.12 for PCI Express - PIO_EP.v ファイルのモジュール宣言と 64 ビット インターフェイスの ifdef 宣言のために ISE Project Navigator との互換性の問題が発生する
(Xilinx Answer 33421) Endpoint Block Plus Wrapper v1.11 for PCI Express - x2 レーンの Virtex-5 FXT または TXT 用に生成されたコアがリンク アップしない
(Xilinx Answer 33937) Endpoint Block Plus Wrapper for PCI Express - ラッパー ファイルの合成中に implement.sh[bat] ファイル エラーが発生する
(Xilinx Answer 33939) Endpoint Block Plus Wrapper for PCI Express v1.12 以降 - Block Plus ラッパー ファイルの NGC ファイルを作成する方法
(Xilinx Answer 51600) Endpoint Block Plus Wrapper v1.15 for PCI Express - x8 コンフィギュレーションの場合サンプル デザイン シミュレーションがエラーになる
(Xilinx Answer 42368) Virtex-5 Integrated PCI Express Block Plus - リンク トレーニングの問題のデバッグ ガイド
(Xilinx Answer 46888) Virtex-5 Endpoint Block Plus for PCI Express - ダウンストリーム ポート モデルおよび PIO サンプル デザイン付きの『デバッグおよびパッケージ解析ガイド』について
(Xilinx Answer 47109) Virtex-5 Endpoint Block Plus for PCI Express - cfg_interrupt_mmenable 信号の値
(Xilinx Answer 30107) Endpoint Block Plus Wrapper for PCI Express - PIO サンプル デザインを実行するときの出力
(Xilinx Answer 31376) Endpoint Block Plus Wrapper v1.8 for PCI Express - リンクアップ後に最初に送信される完了で送信ロックアップが発生する
(Xilinx Answer 31419) LogiCORE Endpoint Block Plus for PCI Express - ML555 がシステムで認識されない (ML555 ボードのピン配置)
(Xilinx Answer 31704) Endpoint Block Plus Wrapper for PCI Express v1.10 および v1.10.1 - v1.8 XCO を v1.9 にインポートすると「Error:sim228 -An Invalid core configuration has been detected during Customization.」というエラー メッセージが表示される
(Xilinx Answer 34183) Endpoint Block Plus Wrapper v1.13 for PCI Express - ソース ファイルから NGC ファイルを生成する方法
(Xilinx Answer 29236) Endpoint Block Plus Wrapper for PCI Express - 拡張 ROM をターゲットとする要求へのユーザー アプリケーションの応答方法 (起動プロセス中にシステムが停止する)
(Xilinx Answer 31284) Endpoint Block Plus Wrapper v1.9 for PCI Express - MSI 制御レジスタの Per Vector Masking ビットが不正に 1'b1 に設定される
(Xilinx Answer 32270) Endpoint Block Plus Wrapper v1.9 for PCI Express - Virtex-5 FXT (GTX RocketIO) で同期リンク以外のリンクを使用するとデータ エラーが発生する
(Xilinx Answer 33643) Endpoint Block Plus Wrapper v1.12 for PCI Express - コアを Project Navigator でインプリメントできない
(Xilinx Answer 36783) Endpoint Block Plus Wrapper v1.14 for PCI Express - 有限コンプリーション属性が正しく設定されない

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
14298 ケーブル - パラレル ケーブル III の仕様および寸法 N/A N/A
14299 8.1i Virtex-4 MAP - "ERROR:Pack:1118 - The symbol U2/SRL16E was unable to be implemented in a slice containing no other symbols..." N/A N/A
14297 ケーブル - パラレル ケーブル IV の仕様および寸法 N/A N/A
N/A N/A
14359 7.1i XST - How do I pass the STEPPING attribute through HDL in XST? N/A N/A
14350 9.1i NGDBuild/Constraint - "WARNING:Ngd:231 - PERIOD TIMESPEC '%s' has TIMEGRP '%s' which contains a mixture of PADs and synchronous elements..." N/A N/A
1435 Invoking XDM requires to be logged in as root N/A N/A
14458 Virtex-II/-II Pro Configuration - BUSY asserts during SelectMAP configuration with a DES encrypted bitstream N/A N/A
14456 System ACE CF - The ERROR LED turns on when configuring devices with a CF Card N/A N/A
N/A N/A
14628 5.2i CPLD Fitter CoolRunner XPLA3 - A fatal error occurs when auto-slew is used (ISE "Timing-driven slew rate" option) N/A N/A
14726 Packaging: What packages are plastic and what ones are ceramic? N/A N/A
1472 XC3000: I/O Slew Rates and other AC parameters (rise/fall times) N/A N/A
1459 How to get the pin order of a XSI Library Cell in Synopsys or How to get the pins names for a XSI library cell N/A N/A
14756 4.2i iMPACT - iMPACT does not allow a System ACE soft-controller (SC) solution without an XC18V01 N/A N/A
14753 4.2i iMPACT - When I use the verify command line option in batch "File Generation" mode, incorrect TDO values are written to the SVF file N/A N/A
14752 4.2i/5.2i iMPACT - The "verify" operation for FPGA devices is not supported in SVF mode N/A N/A
N/A N/A
14857 5.1i CORE Generator - Known Issues for CORE Generator in the 5.1i software release N/A N/A
1485 Foundation XVHDL: Using RAM and ROM in XC4000 devices N/A N/A
14220 LogiCORE - Twos Complementer Core: Why is the output width created equal to (input width + 1)? N/A N/A
14226 4.2 ISE Integration Synplify/Synplify Pro - 9500 and Coolrunner does not work through the ISE GUI. N/A N/A
N/A N/A
14967 Virtex-II packaging - What does the NC (No Connect) mean? Can I use these pads for any purpose? N/A N/A
1416 CHECK or XNFPREP fail because of invalid characters in signal names N/A N/A
14468 BitGen - 出力ファイルの説明 (.bit、.rbt、.bgn、.drc、msk、.ll、.nky、.rba、.rbb、.rbd、.msd、.bin) N/A N/A
N/A N/A
1473 Foundation XVHDL: How to control the # of BUFGs which are automatically inserted. N/A N/A
14833 5.2i CORE Generator - Async FIFO v4.0 : Empty flag fails to go high using VCS simulator N/A N/A
1483 FPGA Express: How do you specify slew rate in FPGA Express? N/A N/A
14564 CORE Generator, Gigabit Ethernet MAC v2.0 - MGTs do not work properly in the PCS/PMA configuration of the core N/A N/A
1456 HardWire: XNFRPT -I N/A N/A
1486 Foundation XVHDL: Using CLB Latches N/A N/A
N/A N/A
N/A N/A
14432 4.2i Install - I installed my 4.2i Foundation Express product and I can't target Virtex-II XC2V500-1500 devices. N/A N/A
N/A N/A
14971 Virtex-II Pro RocketIO - Can BREFCLK and RXRECCLK drive FPGA internal logic? N/A N/A
14978 Virtex-II Pro RocketIO - RocketIO トランシーバーに使用可能なコネクタ N/A N/A
N/A N/A
14174 4.2i CORE Generator - Known Issues in the 4.2i IP Update #2 (E_IP2). N/A N/A
14271 4.2i CORE Generator - Installation Instructions for 4.2i IP Update #2 (E_IP2) N/A N/A
N/A N/A
14603 SIMULATION, DCM - CLKDV output aligns with the falling edge of CLK0 instead of the rising edge of CLK0 N/A N/A
14606 Virtex-II Pro RocketIO - How do I perform clock correction on a multiple comma sequence (rather than a single comma)? N/A N/A
N/A N/A
14702 4.2i IBISWriter - In XC4000 models, the "minimum" and "typical" values for the package parasitic data are switched N/A N/A
14708 4.2i Foundation Schematic Editor - automatically makes use of I/O pins to connect macros in schematics N/A N/A
N/A N/A
143 *Obsolete* JTAG - What is the state of the INIT pin during boundary scan configuration? N/A N/A
1484 Foundation XVHDL: Using XBLOX N/A N/A
N/A N/A
N/A N/A
14670 MicroBlaze, OPB Peripherals - Improving decode time by increasing address spacing for OPB Peripherals N/A N/A
N/A N/A
14146 4.2i Virtex-II, BitGen - The 2V4000 DCM may require a BitGen option for high CLKIN frequency N/A N/A
N/A N/A
14202 LogiCORE Distributed Arithmetic FIR (DA FIR), MAC FIR, DDC - Why are output values for an invalid parameter error reported in a different base format than the input? N/A N/A
1420 SPROMS - Can the VPP/VCC pin be tied through a resistor to +5V? N/A N/A
14306 *Obsolete* 4.1i iMPACT - "ERROR:Portability:90 - Command line error: Argument[2]...'/dev/ttya'" N/A N/A
1430 ORCAD - DS32-VST- "ERROR-030, Symbol has incomplete pin information." N/A N/A
N/A N/A
14281 LogiCORE Gigabit Ethernet MAC - Is the LLC/SNAP protocol supported? N/A N/A
N/A N/A
14541 8.1i - "ERROR:Place:1827 - There are special SelectI/O banking requirements for the package being targeted..." N/A N/A
XC5200: LCA2XNF v5.2.1 writes out 5-input logic gates for XC5200 N/A N/A
14719 パラレル ケーブル IV - TMS および TDI でパラレル ケーブル IV が提供するセットアップ タイム、およびケーブルの TDO ピンに必要なセットアップ要件 N/A N/A
N/A N/A
14811 Databook - What tests are conducted on Xilinx devices before the devices are qualified? N/A N/A
14959 5.1isp1 DCM Wizard - Choosing "Local Routing" for the global buffer does not cause the clock signal to be brought out to the entity port N/A N/A
14950 5.1i iMPACT - The addition of a third-party (non-Xilinx) BSDL file results in a Dr. Watson access violation N/A N/A
14955 8.1i Spartan-IIE PAR - An incorrect DRC check of DLL connectivity causes an invalid error (ERROR:Place:110) N/A N/A
1495 M1 and Workview Office: How do I set up concurrent licensing? N/A N/A
N/A N/A
14685 4.2i Project Navigator - Design Consistency Check - This design contains sources that are not supported N/A N/A
1468 XBLOX 5.x: Possible simulation problems if the labels are missing N/A N/A
N/A N/A
N/A N/A
N/A N/A
14311 8.1i MAP - "ERROR:MapLib:143 - symbol 'name' (pad signal=reset_n) is driving more than one IBUF" N/A N/A
14318 8.1i CPLD CoolRunner-II - CoolRunner-II の終端方法および「Warning:CPLD:960: or Warning:CPLD:962 - PULLUP conflicts with previous KEEPER specification」という警告メッセージについて N/A N/A
1431 Orcad - XNFPREP trims ground and power signals from Orcad Capture N/A N/A
1441 Timsim8 ends with return code 100 (XNFBA error 256) on non-Mentor XBLOX design N/A N/A
N/A N/A
1455 XACT/SYNOPSYS: XSI 5.2.1 .db files for synthesizing 5210-4, 5215-5, and 5215-6 N/A N/A
N/A N/A
N/A N/A
14927 LogiCORE Gigabit Ethernet MAC v2.1- What's new in version 2.1? N/A N/A
N/A N/A
N/A N/A
N/A N/A
14898 6.1i CPLD TAEngine - The fitter renames and rewrites OFFSET timing constraints as FROM:TO constraints N/A N/A
N/A N/A
14124 6.2 System Generator for DSP - Interleaver fails in MAP for Virtex-II Pro parts N/A N/A
N/A N/A
1426 Orcad - Orcad VST: All outputs are undefined N/A N/A
14368 Virtex-II Pro RocketIO - How do I implement the BREFCLK routing resource? N/A N/A
N/A N/A
14426 4.2i CORE Generator - Parameters do not appear in the GUIs of certain older cores (Dist Mem v1_0, SP Block Mem v1_0, DP Block Mem v1_0) N/A N/A
14424 11.1 Timing Analyzer/NGDANNO - DDR clock-to-out times in timing simulation do not match Timing Analyzer N/A N/A
AR# 51597
日付 01/28/2016
ステータス アクティブ
種類 一般
IP
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