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AR# 51616

Zynq-7000 サンプル デザイン - EMIO を介した GMII イーサネット

説明


サンプル デザインでは、EMIO GMII インターフェイスが FMC カードで使用される FPGA I/O にイーサネット PHY を介して配線されています。この例では、Inreviun TDS-FMCL-PoE カードが使用されています。代替ボードとして Inrevium FMCL-GLAN カードも使用できます。FMC ピン配置は、ボードによって異なります。

注記 : サンプル デザインは、Zynq-7000 で特定の機能をテストするための技術的ヒントを含むアンサー レコードです。コードの抜粋、スナップショット、図、またはザイリンクス ツールの特定バージョンでインプリメントされたデザインなどが記載されており、これらのヒントを今後のザイリンクス ツール リリースにアップデートして、サンプル デザインを必要にあわせて修正することもできます。これらのサンプル デザインに対するサポートには制限があります。
インプリメンテーションの詳細
デザイン タイプPS および PL
ソフトウェア タイプ
LwIP を使用するスタンドアロン。

Linux でもテストされています。Linux では、PHY インターフェイスを GMII に設定するパッチが必要です。Linux では、デフォルトで外部 PHY が RGMII に設定されます。
CPUシングル CPU
PS 機能DDR、ETH0
PL コアカスタム GMII 同期 pcore
ボード/ツールZC702、FMCL-PoE
ザイリンクス ツール バージョンEDK 14.2
その他の詳細--
アドレス マップ
基本アドレスサイズバス インターフェイス
BRAM0x412000004KS_AXI
提供されているファイル
ZC702_Eth_EMIO_GMII_142.zip
カスタム pcore を含むアーカイブされた XPS プロジェクト
ブロック図
Capture.JPG
Capture.JPG


ソリューション

カスタム GMII Sync pcore では、FPGA インターフェイスと EMIO インターフェイスのタイミングが同期化されます。どちらのインターフェイスも GMII を使用しています。1000Mbps モードのみがサポートされます。スピード検出はありません。ZC702 の 200MHz のシステム クロックを使用して、イーサネット コアおよび FMC 上の PHY 用の 125MHz GTX クロックが生成されます。
カスタム pcore は、CORE Generator のイーサネット GMII ラッパーに基づいています。PLL を使用して、RX クロックのスキューを調整できます。


詳細な手順

1. XPS で XMP ファイルを開きます。
2. ビットストリームを生成します。
3. デザインを SDK にエクスポートします。
4. SDK を開き、新規ワークスペースを作成します。
5. echo server テンプレートを基に新しい C アプリを作成します。
6. FMCL-PoE ボードを ZC702 の FMC2 に接続します。J12 が着装されている必要があります。
7. JTAG、UART、およびイーサネット ケーブルを接続します。
8. ZC702 ボードに電源を投入します。
9. SDK から echo server アプリケーションを実行します。
結果

FMC カードに対して ping を実行し、echo server アプリケーションをテストできるはずです。




ZC702_Eth_EMIO_GMII_142.zip

添付ファイル

関連添付ファイル

タイトル サイズ File Type
ZC702_Eth_EMIO_GMII_142.zip 131 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51779 Zynq-7000 AP SoC - サンプル デザインおよびテクニカル ヒント N/A N/A
AR# 51616
作成日 10/19/2012
最終更新日 03/02/2013
ステータス アクティブ
タイプ 一般
デバイス
  • Zynq-7000
ツール
  • EDK - 14.2
Boards & Kits
  • Zynq-7000 All Programmable SoC ZC702 Evaluation Kit