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AR# 5175

CPLD、XC9500XL/XV - バス ホールド (キーパー) 回路について

説明

「バス ホールド」回路とその使用方法について教えてください。

ソリューション

CoolRunner-II

バス ホールド回路は IOB 構造内に存在し、次の I/O 値が使用可能になるまで I/O の最後の既知の状態を保持するために使用されます。バス ホールド回路は、ピンごとにイネーブルまたはディスエーブルできます。この詳細は、(ザイリンクス アンサー14318) を参照してください。抵抗の範囲の詳細は、(ザイリンクス アンサー 16851) を参照してください。

XC9500XL/XV

バス ホールド (キーパー) 回路は、XC9500XL/XV デバイスに追加されたアーキテクチャの機能です (XC9500 デバイスでは使用できません)。この回路は IOB 構造内に存在し、次の I/O 値が使用可能になるまで I/O の最後の既知の状態を保持するために使用されます。バス ホールド回路は約 25K オームで、範囲は 15K ~ 70K です (温度が低いと範囲も低くなる)。これについては、ピンごとに制御できません。下に説明されている設定は、デバイス全体のバス ホールド回路に影響を与えます。

バス ホールド回路は、I/O ピンのウィーク キーパーとして常に機能します。ただし、次の場合を除きます。

  • デバイスが空である
  • パワーアップ/コンフィギュレーション サイクルが実行している
  • INTEST コマンドを実行している
  • デバイスが ISP モードになっている
  • ソフトウェアのプロパティでディスエーブルになっている

5.1i 以降 :

この機能をオフにするには、[Fit] プロセスで [Process] -> [Properties] -> [Basic] タブをクリックし、[I/O Pin Termination] を [Float] に設定してください。

4.1/4.2i :

この機能をオフにするには、Project Navigator の [Generate Programming File] プロセス プロパティで [Disable BUSHOLD Circuit] オプションを選択します。このオプションは、4.1i サービス パック 2 以降で使用できます。

詳細は、(ザイリンクス アンサー 1536) を参照してください。

バス ホールドがディスエーブルになっていても「ハーフ ラッチ」が追加されていることがあるため、注意してください。ハーフ ラッチの詳細は、『CPLD I/O ユーザー ガイド』 (UG445) の「ハーフ ラッチ」を参照してください。

AR# 5175
作成日 08/21/2007
最終更新日 12/05/2013
ステータス アクティブ
タイプ 一般
デバイス
  • CPLD デバイス ファミリ
  • 9500XL