説明

ソリューション

• デザインがチェックポイントとして再度読み込まれていない場合にタイミングが不正
• カスタマー システムで isl_iostreams ライブラリにセキュリティの競合がある場合にエラボレーションのパフォーマンスが遅い
• 合成の -effort_level quick オプションを使用すると不正なネットリストが生成される
• (ザイリンクス アンサー 51016) - Virtex-7 HT の配線済みデザインを作成するのに必要な DIRT 文字列が適用されない
• (ザイリンクス アンサー 50976) - Windows 32 ビットで 2012.2 Vivado をインストールしたときに [スタート] メニューまたはプログラム グループに Vivado エントリが作成されない
• Vivado System Edition のライセンスで Vivado HLS を使用すると、XPS (Xilinx Platform Studio) の Pcore エクスポートで Zynq デバイスをターゲットにできない
• Vivado HLS を使用すると、浮動小数点コアへのイネーブル信号が間違って遷移する
• 配線プログラムにバグがあり、無効なビットストリームが生成される配線にエラーが発生するが、ビットストリームは問題なく生成される
• 不正に配線されたデザインの配線クリティカル警告に対して DRC エラーが表示されない
• 特定の Virtex-7 DRC エラーが write_bitfile DRC 中にのみレポートされる
• opt_design を実行し、別のチェックポイントを出力した後、そのチェックポイントで XDC 制約ファイルの順番が変更される (制約が無効になる可能性がある)

上記の問題の修正に加え、アップデートのインストール定義が修正されており、アップデート プログラムでプログラム グループが検出され、Xilinx Notify でアップデートが存在することが通知されるようになっています。

このアップデートのサイズは約 500MB で、ザイリンクス デザイン ツール 14.2/2012.2 にインストールするためのものです。

アップデートは http://japan.xilinx.com/download からダウンロードできます。