説明

任意の AXI ポートを介して PL ペリフェラルを使用するアプリケーションを実行する次のフローが停止します (M_AXI_GPx ポートを介して PL @ 0x40000000 にアクセスしようとしている場合など)。

connect arm hw
source ps7_init.tcl
ps7_init
mrd 0x40000000 1

ソリューション

ISE Design Suite 14.2 から、ps7_init.tclでレベル シフターはイネーブルにされません。 また、2.0 シリコンでは、ブート ROM によって PL のリセットは解除されません。

ビットストリームをダウンロードした後にレベル シフターをイネーブルにし、PL のリセットを解除するのは、FSBL またはユーザー (XMD フローの場合) が実行します。

XMD フロー

init_user コマンドにより、次の手順が実行されます。

PS_LVL_SHFTR_EN を 0x0000000F にプログラム
FPGA_RESET_REG を 0x0 にプログラム

これは、14.2 からの新しい XMD フローです。

fpga -f system.bit
connect arm hw
source ps7_init.tcl
ps7_init
init_user

FSBL フロー

ビットストリームのダウンロード後、次のコードが FSBL で使用されます (1.0 および 2.0 のシリコンの場合)。

アンサー レコード リファレンス

マスター アンサー レコード