2. サポート
  3. AR# 5181: 1.5i PAR - Placer fails on .pcf placement constraint (ERROR:baspl:292/291)
  4. AR# 51813: 14.2 BitGen - "ERROR:Bitgen:342 occurs after adding probes to the design in the case of 7 series devices"

AR# 51813

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14.2 BitGen - 7 シリーズ デバイスでデザインにプローブを追加した後「ERROR:Bitgen:342」というエラー メッセージが表示される

説明


7 シリーズ デバイスの場合、FPGA Editor でデザインにプローブを追加した後、BitGen で次のようなエラー メッセージが表示されます。

"ERROR:Bitgen:342 - This design contains pins which have locations (LOC) that are not user-assigned or I/O Standards (IOSTANDARD) that are not user-assigned. This might cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To prevent this error, it is highly suggested to specify all pin locations and I/O standards to avoid potential contention or conflicts and allow proper bitstream creation. To demote this error to a warning and allow bitstream creation with unspecified I/O location or standards, you may apply the following bitgen switch: -g UnconstrainedPins:Allow
This message applies to the following I/O ports"

デザインの I/O ポートすべてに正しいロケーションおよび I/O 規格を割り当てた後でも、このエラー メッセージは表示されます。

ソリューション


7 シリーズ ファミリの場合、ロケーションが割り当てられていなかったり、I/O 規格が定義されていない I/O ポートがデザインにあると、BitGen でこのエラー メッセージが表示されます。詳細は (ザイリンクス アンサー 41615) を参照してください。

このエラー メッセージは、FPGA Editor でデザインにプローブを追加した後に BitGen を実行する場合にも表示されます。デザインの I/O ポートは正しいロケーションおよび I/O 規格に割り当てられているので、このエラー メッセージは間違っています。

問題を回避するには、BitGen で -g UnconstrainedPins:Allow を使用します。

この問題は、FPGA Editor 14.5 で修正される予定です。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
41615 7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される N/A N/A
AR# 51813
日付 02/13/2013
ステータス アーカイブ
種類 一般
デバイス
ツール
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