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AR# 51871

Virtex-6 FPGA Integrated Block for PCI Express v2.4/v2.5 - PCIe のホット リセット後にメモリの読み出し要求がなくなる

説明

問題の発生したバージョン : v2.5
修正されたバージョンおよびその他の既知の問題 : (ザイリンクス アンサー 45723) を参照

PCIe のホット リセット後、エンドポイントがホストのメモリ読み出し要求 (MRd) に応答しなくなります。 

メモリ読み出し要求が AXI RX ポートに現れません。

ソリューション

Gen2 x8 の場合、trn_rx_128.v では 1 つのカウンター (つまり、u_cnt) しかホスト リセットによってリセットされないため、メモリ読み出し要求が AXI RX ポートに現れません。

基本的に、u_cnt と b_cnt には別のリセットが適用されます。

この問題を回避するには、toplevel <component_name>.v ファイルで次のように変更します。

変更前

  // Generate user_reset_out
FDCP #(
  .INIT(1'b1)
) trn_reset_n_i (
  .Q (user_reset_out),
  .D (!(trn_reset_n_int1 & ~phy_rdy_n)),
  .C (user_clk_out),
  .CLR (~sys_reset_n_d),
  .PRE (1'b0)
);

変更後

  // Generate user_reset_out
FDCP #(
  .INIT(1'b1)
) trn_reset_n_i
  (v    .Q (user_reset_out),
   .D (!(trn_reset_n_int1 & ~phy_rdy_n & ~pl_received_hot_rst)),
   .C (user_clk_out),
   .CLR (~sys_reset_n_d),
   .PRE (1'b0)
);

この問題は Gen2 x8 で見つかりましたが、この回避柵はすべてのコンフィギュレーションに使用できます。

改訂履歴
2013/09/05 - 初版

AR# 51871
日付 03/25/2015
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )