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AR# 51878

Zynq-7000 デバッグ - ZC702 の FMC-105 上の Mictor コネクタへの PJTAG の配線

説明

このサンプル デザインでは、 XILINX HW_FMC-105-DEBUG ボードへの接続に ZC702 ボードの FMC1 コネクタが使用されます。TRACE ポートは EMIO を介して FMC-105 ボードの Mictor コネクタに配線されます。また、PJTAG は J16 の EMIO を介してメザニン ボードに配線され、J19 に接続されます。これにより、Lauterbach 社製などのデバッガーで Mictor コネクタで使用可能な JTAG 接続を使用できるようになります。

ソリューション

インプリメンテーションの詳細

デザイン タイプ : PS & FPGA
ソフトウェア タイプ : スタンドアロン
PS 機能 : TRACE
PL コア : ---
ボード/ツール : ZC702
ソフトウェア ツール/バージョン : EDK 14.2


提供されているファイル

アーカイブされた XPS プロジェクト

 

 
注記 : Vivado IP インテグレーターを使用して作成したデザインも添付されています。
  1. ZC702 をターゲットとする新しい Vivado プロジェクトを作成してください。
  2. .tcl を実行してブロック デザインを作成します。
  3. 制約ファイルを追加します。
  4. 出力を生成します。
  5. HDL ラッパーを作成し、ビットストリームを生成します。

注記 : Lauterbach 社の POD によって、Mictor コネクタの PIN 14 に電力が供給されているかが確認されます。FMC-105 カードの PIN 14 は接続されていません。 FMC-105 の PIN 12 と 14 を共にショートするには PIN 14 を VADJ に接続し、Lauterbach の電力チェックをパスする必要があります。

詳細な手順

1. 添付の図のとおりにボードの接続をセットアップします。

TCK => J16-6 => FMC1_LA30_P => E21 on the Zynq BANK. 
TMS => J16-8 => FMC1_LA30_N => D21 on the Zynq BANK. 
TDI => J16-10 => FMC1_LA31_P => A16 on the Zynq BANK. 
TDO => J16-12 => FMC1_LA31_N => A17 on the Zynq BANK.  

2. 添付の XPS プロジェクトからビットストリームを生成します (system.ucf での PJTAG 配線に注意)。

3. FSBL、system.bit、u-boot を含む BOOT.bin を構築します。

4. BOOT.bin を SD カードにコピーします。

5. SD カードおよび独立した JTAG からブートします。

6. ターミナルで u-boot プロンプトを待機し、自動ブートを停止します (この時点でレベル シフターは有効)。

7. デバッガーは Mictor コネクタを介して PJTAG および TRACE ポートへ接続します。

セットアップ図

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
zc702_mictor_14_2.zip 14 KB ZIP
ipi_example_mictor_2013.1.zip 1 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
50863 Zynq-7000 AP SoC - デバッグ N/A N/A
AR# 51878
日付 04/17/2013
ステータス アクティブ
種類 一般
デバイス
  • Zynq-7000
ツール
  • ISE Design Suite - 14.7
  • Vivado Design Suite - 2014.1
Boards & Kits
  • Zynq-7000 All Programmable SoC ZC702 Evaluation Kit