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AR# 51914

MIG 7 Series DDR3/DDR2 - 生成される RTL パラメーター、UCF 制約、および信号の説明

説明

このアンサーは MIG 7 Series デザイン アシスタントの一部で、生成される MIG 7 Series DDR3/DDR2 デザインの信号、UCF 制約、およびパラメーターについて説明します。特定の質問は、下のセクションを参照してください。
注記 : このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターには、MIG に関する質問を解決するのに役立つ情報が掲載されています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


パラメーターの説明
MIG 7 Series DDR3/DDR2 デザインでは、最上位パラメーターおよびローカル RTL パラメーターが多数設定されます。ローカル RTL パラメーターは変更しないでください。GUI での選択およびピン配置に基づき、MIG で適切な最上位 RTL パラメーターが設定されます。『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』の「DDR2 and DDR3 SDRAM Memory Interface Solution」→「Customizing the Core」セクションに、これらの最上位 RTL パラメーターの詳細が記載されています。信号幅、シミュレーション オプション、クロック、メモリ コントローラーの動作、SDRAM コンフィギュレーション、ピン配置に基づくハード ブロックのマップなど、さまざまなパラメータが含まれます。

MIG 7 Series コアを生成した後にピン配置を変更した場合は、MIG 7 Series の [Verify UCF and Update Design] 機能を使用して検証する必要があります。BYTE_LANES_B*、DATA_CTL_B*、PHY_*_BITLANES、*_MAP (ADDR_MAP) などの最上位 RTL パラメーターは、MIG 7 Series で生成されるピン配置に基づいて設定されます。これらのマップ パラメーターと UCF LOC 制約により、適切な配線およびハード ブロックの使用方法が設定されます。ピン配置を変更すると、これらの設定が無効になります。


UCF 制約
UCF には、生成されたデザインのタイミング制約とピン LOC 制約だけでなく、PHY およびクロック構造内で使用されるハード ブロックの LOC およびコンフィギュレーション制約も含まれます。上記のマップ パラメーターとハード ブロックの UCF LOC 制約により、適切な配線およびハード ブロックの使用方法が設定されます。MIG 7 Series で生成されたピン配置を変更した場合は、[Verify UCF and Update Design] 機能を使用してすべての UCF 制約および RTL パラメーターが正しいことを確認する必要があります。次に、パラメーター/コンフィギュレーション制約の例を示します。

Phaser_OUT LOC Constraints:
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_D.ddr_byte_lane_D/phaser_out" LOC=PHASER_OUT_PHY_X1Y11;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_C.ddr_byte_lane_C/phaser_out" LOC=PHASER_OUT_PHY_X1Y10;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_B.ddr_byte_lane_B/phaser_out" LOC=PHASER_OUT_PHY_X1Y9;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_A.ddr_byte_lane_A/phaser_out" LOC=PHASER_OUT_PHY_X1Y8;
Phaser_IN LOC およびコンフィギュレーション制約 :
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_A.ddr_byte_lane_A/phaser_in_gen.phaser_in" LOC=PHASER_IN_PHY_X1Y8 | DQS_AUTO_RECAL=0 | DQS_FIND_PATTERN="000";

OUT_FIFIO, IN_FIFO, PHY_CONTROL, PHASER_REFLOC Constraints:
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_D.ddr_byte_lane_D/out_fifo" LOC=OUT_FIFO_X1Y11;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_C.ddr_byte_lane_C/out_fifo" LOC=OUT_FIFO_X1Y10;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_B.ddr_byte_lane_B/out_fifo" LOC=OUT_FIFO_X1Y9;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_A.ddr_byte_lane_A/out_fifo" LOC=OUT_FIFO_X1Y8;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_A.ddr_byte_lane_A/in_fifo_gen.in_fifo" LOC=IN_FIFO_X1Y8;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/phy_control_i" LOC=PHY_CONTROL_X1Y2;
INST "*/ddr_phy_4lanes_0.ddr_phy_4lanes/phaser_ref_i" LOC=PHASER_REF_X1Y2;


クロック LOC 制約 :
INST "*/u_ddr3_infrastructure/plle2_i" LOC=PLLE2_ADV_X1Y2;
INST "*/u_ddr3_infrastructure/mmcm_i" LOC=MMCME2_ADV_X1Y2;

信号の説明

アンサー レコード リファレンス

マスター アンサー レコード

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
43879 7 シリーズ MIG DDR3/DDR2 - ハードウェア デバッグ ガイド N/A N/A
51204 MIG 7 Series DDR2/DDR3 - PHY 専用デザイン ガイド N/A N/A
AR# 51914
作成日 09/20/2012
最終更新日 09/20/2012
ステータス アクティブ
タイプ ソリューション センター
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
IP
  • MIG 7 Series