AR# 52021

Zynq-7000 SoC、DDR - スライス 3 の読み出しゲート トレーニング値の信頼性が低い

説明

PHY トレーナーにより使用される読み出しゲート トレーニング レジスタの上位 4 ビットが有効ではありません。

これはデータのスライス 3 のみで発生し、この読み出しゲート トレーニング結果の上位 4 ビットの読み出しデータが不完全です。 

4 つのデータ スライスはすべて、比率を表すのに 11 ビットがサポートされるはずです。この正しく読み出されなかった 4 ビットは、残りの 7 ビットとほかのスライスの上位 4 ビットから見積もることができます。

ソリューション

影響: 深刻な問題ではありません。スライス 0、1、2 の結果を使用してスライス 3 の上位 4 ビットを見積もることができます。
回避策:「回避策の詳細」を参照して値を見積もります。
対象となる構成: DDR メモリを使用して読み出しゲート トレーニング結果をデバッグするシステム
対象となるデバイス リビジョン:(Xilinx Answer 47916) - 「Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点」を参照してください。

 

回避策の詳細

レーン 3 の読み出しゲート比の上位 4 ビットを見積もります。

有効なレーンの読み出しゲート比を開始点として使用し、この有効レーンとレーン 3 のボード トレース長の正規化差を追加します。

トレース長情報が 0.7 インチ内で正確であれば、見積もりの下位 7 ビットと実際の値 (7 ビット幅) を比較することにより、上位 4 ビットの正しい値を導くことができます。

AR# 52021
日付 05/25/2018
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス