MIG 7 Series DDR3/DDR2 デザインでは、アドレス、制御、コマンドの送信、メモリへのデータの書き込み、メモリからのデータの読み出しに必要な、信号タイミングおよびシーケンスを生成するためのハード ロジックが数多く使用されます。Phaser_IN、Phaser_OUT、IN/OUT_FIFO、PHY_Control、PLL、MMCM、IOLOGIC、および IOB がこうしたロジックです。これらの専用ブロックはインターコネクトで互いに近接して構成され、ハイ パフォーマンスの物理的レイヤーを構築するために必要なクロックおよびデータパス配線を最小限に抑えています。I/O バンク内にある専用クロック構造は「バイト グループ クロック」と呼ばれ、バイト グループ クロック ドライバーで駆動されるロード数を最小限に抑えます。これらのブロックを使用して MIG 7 Series コアを使用するには、ユーザー ガイドを参照してください。
Phaser_IN、Phaser_OUT、および PHY_Control は MIG 7 Series IP コア外ではサポートされていないため、これらのブロックに関する詳細資料はなく、また必要ありません。IN_FIFO および OUT_FIFO は MIG 7 Series IP コア外でサポートされているため、
『7 シリーズ FPGA SelectIO リソース ユーザー ガイド』に情報が記載されています。