AR# 52047

MIG 7 Series デザイン アシスタント - PHY アーキテクチャ

説明

MIG 7 Series DDR3/DDR2 デザインの物理的インターフェイス (PHY) には、メモリ デバイスへのインターフェイスに必要な、信号タイミングおよびシーケンスを生成するために必要となる、ハード ブロックおよびソフト RTL ロジックがすべて含まれています。このアンサーでは、このブロックの詳細を説明します。

PHY の詳細は、UG586 の「DDR2/DDR3 SDRAM Memory Interface Solution」→「Core Architecture」→「PHY」を参照してください。

注記 :
このアンサーは、ザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターには、MIG に関する質問を解決するのに役立つ情報が掲載されています。MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

ハード ロジック
MIG 7 Series DDR3/DDR2 デザインでは、アドレス、制御、コマンドの送信、メモリへのデータの書き込み、メモリからのデータの読み出しに必要な、信号タイミングおよびシーケンスを生成するためのハード ロジックが数多く使用されます。Phaser_IN、Phaser_OUT、IN/OUT_FIFO、PHY_Control、PLL、MMCM、IOLOGIC、および IOB がこうしたロジックです。これらの専用ブロックはインターコネクトで互いに近接して構成され、ハイ パフォーマンスの物理的レイヤーを構築するために必要なクロックおよびデータパス配線を最小限に抑えています。I/O バンク内にある専用クロック構造は「バイト グループ クロック」と呼ばれ、バイト グループ クロック ドライバーで駆動されるロード数を最小限に抑えます。これらのブロックを使用して MIG 7 Series コアを使用するには、ユーザー ガイドを参照してください。

Phaser_IN、Phaser_OUT、および PHY_Control は MIG 7 Series IP コア外ではサポートされていないため、これらのブロックに関する詳細資料はなく、また必要ありません。IN_FIFO および OUT_FIFO は MIG 7 Series IP コア外でサポートされているため、『7 シリーズ FPGA SelectIO リソース ユーザー ガイド』に情報が記載されています。

ソフト RTL 初期化およびキャリブレーション

PHY には、パワーアップ後に SDRAM メモリを初期化するためのステート ロジック、およびシステムのスタティックおよびダイナミック遅延を考慮するための読み出しおよび書き込みのデータパスのタイミング トレーニングを実行するためのキャリブレーション ロジックが含まれています。詳細は、(ザイリンクス アンサー 51954) を参照してください。

クロック生成
(ザイリンクス アンサー 40603) クロック要件

PHY 専用デザイン
MIG 7 Series デザイン アシスタントのこのセクションでは、コントローラーと PHY 間のインターフェイスについて説明します。
(ザイリンクス アンサー 51204) PHY 専用デザイン ガイド

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51898 MIG 7 Series DDR3/DDR2 - デザイン アシスタント - PHY の概要 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51954 MIG 7 Series DDR2/DDR3 - PHY の初期化およびキャリブレーション N/A N/A
40603 7 シリーズ FPGA MIG DDR2/DDR3 - クロッキング ガイドライン N/A N/A
51204 MIG 7 Series DDR2/DDR3 - PHY 専用デザイン ガイド N/A N/A
AR# 52047
日付 01/23/2013
ステータス アクティブ
種類 ソリューション センター
デバイス
IP