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AR# 52072

Virtex-7 2000T ES - 既知の問題のマスター アンサー

説明


このアンサーでは、Virtex-7 FPGA のエンジニアリング サンプル (GES) プログラムのツールと IP に関する重要な要件と既知の問題を示します。これらの項目は、特に Virtex-7 2000T GES FPGA デバイスをターゲットとするデザインに関連しています。これ以外のシリコンの制限がある可能性もあるので、デバイスの GES エラッタを参照してください。

このアンサーは、既知の問題、パッチ、IP サポートなどの新しい情報が追加されるたびにアップデートされます。最新の情報を入手できるよう、このアンサーを定期的にご確認ください。

ソリューション


ツール要件

ツールに関する既知の問題
  • ISE14.x//Vivado Design Suite 2012.x の 7 シリーズに関する問題は、次のとおりです。
IP の要件

7 シリーズ IP コアはすべて、CORE Generator の [Status] に [Pre-Production] と表示されています。初期 ES FPGA デバイスでのプリプロダクション コアのサポートは、ES 期間中実施されているザイリンクス ハードウェア検証によります。検証および特性評価の進行に伴い、ハードウェア検証された IP も変更される可能性があります。最新の情報は、下の「IP に関する既知の問題」を参照してください。

IP に関する既知の問題
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express
  • 7 Series Integrated Block for PCI Express
  • MIG 7 Series DDR3 SDRAM、QDR II+ SRAM、および RLDRAM II

その他の重要事項
  • (ザイリンクス アンサー 45360) Kintex-7 および Virtex-7 FPGA GTX トランシーバーのデザイン アドバイザリ - エンジニアリング サンプル (ES) シリコンの属性のアップデート、問題、および回避策

改訂履歴
2013/02/05 - 14.x/2012.x 用にアップデート
2012/10/22 - アップデート
2012/09/27 - 初版
AR# 52072
日付 02/05/2013
ステータス アクティブ
種類 既知の問題
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