AR# 52198

Vivado 合成のデザイン アシスタント - SystemVerilog - 手続き型代入

説明

このアンサーでは、Vivado 合成でサポートされる SystemVerilog の手続き型代入について説明し、コード例を示します。このコード例は、このアンサーの最後にあるリンクからダウンロードできます。このアンサーには、既知の問題、適切なコード記述に関する情報も含まれます。
 
注記 : 各コード例は Vivado プロジェクトの作成に直接使用できます。各例に含まれる SystemVerilog コンストラクトは、各ソース ファイルのヘッダーを参照してください。

ソリューション

Vivado 合成でサポートされている SystemVerilog の Procedural Assignments
関連するコーディング例は、このアンサーの最後にある表 1-1 を参照してください。

1. 条件文 if-else 構文

例 :
          if (expression)
             command1;
         else
            command2;

2. Case 構文
 
例 :
            case (expression)
                       value1: statement1;
                       value2: statement2;
                       value3: statement3;
                      default: statement4;
            endcase

3. Loop 構文
 
example:
 
For:
        for (initialization; expression; step)
        statement;

Foreach:

      foreach (a[i]) begin
        $display ("Value of a is %g",i);
      end

do-while:
     do begin
        $display ("Current value of a = %g", a);
        a ++;
      end while  (a < 10);

Procedural Assigments のコーディング例
表 1-1
名前 使用した手続き型代入
 proceduralassignments_example1.zip
  • 1. if-esle
  • 2. case
 proceduralassignments_example2.zip
  • loops 
  • 1. for
  • 2. foreach
  • 3. do-while

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
proceduralassignments_example1.zip 1 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51360 Vivado 合成のデザイン アシスタント - SystemVerilog のサポート N/A N/A
AR# 52198
日付 04/15/2013
ステータス アクティブ
種類 ソリューション センター
ツール