ソリューション
Vivado 合成でサポートされている SystemVerilog の Procedural Assignments
関連するコーディング例は、このアンサーの最後にある表 1-1 を参照してください。
1. 条件文 if-else 構文
例 :
if (expression)
2. Case 構文
例 :
case (expression)
value1: statement1;
value2: statement2;
value3: statement3;
default: statement4;
endcase
3. Loop 構文
example:
For:
for (initialization; expression; step)
statement;
Foreach:
foreach (a[i]) begin
$display ("Value of a is %g",i);
end
do-while:
do begin
$display ("Current value of a = %g", a);
a ++;
end while (a < 10);
Procedural Assigments のコーディング例
表 1-1
| 名前 |
使用した手続き型代入 |
|---|
| proceduralassignments_example1.zip |
|
|---|
| proceduralassignments_example2.zip |
- loops
- 1. for
- 2. foreach
- 3. do-while
|
|---|