AR# 52343

14.2 System Generator - 複数の AXI FIFO を使用すると VHDL が不正になる

説明

System Generator デザインに AXI FIFO (TLAST 信号がイネーブル) のインスタンスが複数ありますが、コードを生成して合成しようとするとエラーが表示されます。これは FIFO Generator のエンティティ宣言が原因であることを確認しました。不正な VHDL が作成されるようです。
 
entity xlaxififogen_my_test is
  generic (
    core_name0: string := "";
    tdata_width: integer := -1;
    tdest_width: integer := -1;
    tstrb_width: integer := -1;
    tkeep_width: integer := -1;
    tid_width: integer := -1;
    tuser_width: integer := -1;
    has_aresetn: integer := -1
  );
  port (
      s_aclk: in std_logic;
      ce: in std_logic;
      aresetn: in std_logic;
      s_axis_tdata: in std_logic_vector(tdata_width - 1 downto 0);
      s_axis_tlast: in std_logic;
      m_axis_tdata: out std_logic_vector(tdata_width - 1 downto 0);
      m_axis_tlast: out std_logic;
      s_axis_tdata: in std_logic_vector(tdata_width - 1 downto 0);
      s_axis_tlast: in std_logic;
      m_axis_tdata: out std_logic_vector(tdata_width - 1 downto 0);
      m_axis_tlast: out std_logic;
      s_axis_tvalid: in std_logic;
      s_axis_tready: out std_logic;
      m_axis_tready: in std_logic;
      m_axis_tvalid: out std_logic
  );
end xlaxififogen_my_test;

上記に示すように、信号の多くが複数回宣言され、このため XST エラーが発生しています。

ソリューション

これは 14.2 で見つかった既知の問題で、14.4 以降で修正されています。

新しいバージョンにアップグレードできない場合は、外部のポート宣言をコメントとして記述します。
AR# 52343
日付 05/06/2013
ステータス アクティブ
種類 一般
ツール
IP