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AR# 52381

LogiCORE IP Aurora 64B66B v7.1 - 複数のコンフィギュレーションに対してタイミング シミュレーションを実行していると、Aurora 64B66B コアに DRC エラーが発生する

説明

Aurora 64B66B コア v7.1 のタイミング シミュレーションを実行すると、次のような DRC エラーが発生します。

"# DRC Error : Reset is unsuccessful at time 11637984. RST must be held high for at least three RDCLK clock cycles, and RDEN must be low for four clock cycles before RST becomes active high, and RDEN remains low during this reset cycle."

このアンサーではこの問題の解決方法を説明します。

ソリューション

CBCC モジュールの FIFO への RD_EN および WR_EN は、要件を満たすために数サイクル間遅らせる必要があります。
<USER_COMPONENT_NAME>\src\<USER_COMPONENT_NAME>_cbcc _gtx_6466.v[hd] を、このアンサーに添付されてるファイルと置き換えてください。

シングル レーン デザインの場合 : aurora_64b66b_v7_3_cbcc_gtx_6466.v[hd]

マルチレーン デザインの場合 : multilane_aurora_64b66b_v7_3_cbcc_gtx_6466.v[hd]

生成されたデザインに合わせてモジュールのコンポーネント名をアップデートします。

改訂履歴
2012/10/12 - 初版

AR# 52381
日付 05/22/2013
ステータス アクティブ
種類 一般
デバイス
  • Virtex-6 LXT
  • Kintex-7
  • Virtex-7
ツール
  • ISE Design Suite - 14.3
  • Vivado - 2012.3
IP
  • Aurora 64B/66B
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