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AR# 52466

14.2 AXI DDRx - VHDL の言語設定を使用すると、ISIM でのビヘイビアー シミュレーションでキャリブレーションが完了しない

説明


VHDL の言語設定を使用すると、ISIM でのビヘイビアー シミュレーションでキャリブレーションが完了しません。ISIM で X および DQ 信号が見られます。

この問題の修正方法を教えてください。

ソリューション

  1. XPS プロジェクトを開き、[System Assembly View] パネルで [AXI DDR3 IP] を右クリックして、この IP をローカルに設定します。
  2. pcores ディレクトリの mcb_raw_wrapper.v ファイルを参照します。

    pcores\axi_s6_ddrx_v1_06_a\hdl\verilog\mcb_raw_wrapper.v

    Comment out lines 6613 -> 6622:

    // DQS PULLDWON
    //generate
    //if(C_MEM_TYPE == "DDR" || C_MEM_TYPE =="MDDR" || (C_MEM_TYPE == "DDR2" && (C_MEM_DDR2_DIFF_DQS_EN == "NO"))) begin: gen_dqs_pullupdn
    //PULLDOWN dqs_pulldown (.O(mcbx_dram_dqs));
    //end else begin: gen_dqs_pullupdn_ds
    //PULLDOWN dqs_pulldown (.O(mcbx_dram_dqs));
    //PULLUP dqs_n_pullup (.O(mcbx_dram_dqs_n));

    //end
    //endgenerate
  3. XPS でユーザー リポジトリをスキャンし直します。([Project] → [Rescan User Repositories])
  4. 次にビヘイビアー シミュレーションを実行します。ツールでアップデートされた HDL ファイルが使用されます。
AR# 52466
日付 10/19/2012
ステータス アクティブ
種類 一般
ツール
  • EDK - 14.1
  • EDK - 14.2
IP
  • AXI Spartan-6 FPGA DDRX Memory Controller
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