2. サポート
  3. AR# 5248: Not A BUG. TRCE does report these paths. Trace 1.5i - does not report two-phase clocking after PAR for Virtex.
  4. AR# 52487: 7 Series Integrated Block Wrapper for PCI Express v1.7 (ISE 14.3/Vivado 2012.3) - Example Design Reset and Clock Buffer Location for AC701 board

AR# 52487

7 Series Integrated Block Wrapper for PCI Express v1.7 (ISE 14.3/Vivado 2012.3) - AC701 ボードのサンプル デザインのリセットおよびクロック バッファーの位置

説明

AC701 開発ボード用に 7 Series Integrated Block Wrapper for PCI Express v1.7 コアを生成すると、生成されら XDC/UCF ファイルにあるクロック バッファーおよびリセットの位置が、AC701 制約のものと一致しません。AC701 開発ボードでサンプル デザインを機能させるには、クロック バッファーおよびリセットの位置を次のように変更する必要があります。

ソリューション


XDC ファイルを使用している場合は、生成されたサンプル デザインの XDC ファイルで次のように変更してください。

クロック バッファー :

変更前 :
set_property LOC IBUFDS_GTE2_X0Y3 [get_cells refclk_ibuf]
変更後 :
set_property LOC IBUFDS_GTE2_X0Y2 [get_cells refclk_ibuf]

リセット :

変更前 :
set_property IOSTANDARD LVCMOS18 [get_ports sys_rst_n]

変更後 :
set_property LOC M20 [get_ports sys_rst_n]
set_property IOSTANDARD LVCMOS33 [get_ports sys_rst_n]

UCF ファイルを使用している場合は、生成されたサンプル デザインの UCF で次のように変更してください。

クロック バッファー :

変更前 :
INST "refclk_ibuf" LOC = IBUFDS_GTE2_X0Y3;
変更後 :
INST "refclk_ibuf" LOC = IBUFDS_GTE2_X0Y2;

リセット :

変更前 :
NET "sys_rst_n" IOSTANDARD = LVCMOS18 | PULLUP | NODELAY ;

変更後 :
NET "sys_rst_n" LOC = M20 | IOSTANDARD = LVCMOS33 | PULLUP | NODELAY ;


改訂履歴
2012/11/6 - UCF の変更内容を追加
2012/10/18 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51900 Artix-7 FPGA AC701 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
AR# 52487
日付 11/30/2012
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP