2. サポート
  3. AR# 5255: SIMPRIM, Timing Simulation - What are "$setup" and "$hold" violations, and how do I fix them? (VHDL, Verilog)
  4. AR# 52558: 14.2 配線 - 「ERROR:Route:471 - This design is unrouteable. Router will not continue. To evaluate the problem please use fpga_editor. The nets listed below can not be routed.」というエラー メッセージが表示される

AR# 52558

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14.2 配線 - 「ERROR:Route:471 - This design is unrouteable. Router will not continue. To evaluate the problem please use fpga_editor. The nets listed below can not be routed.」というエラー メッセージが表示される

説明

S および R ポートの両方が使用される IDDR_2CLK プリミティブを含む Virtex-6 デバイスで、REV ピンを使用するサポートされない配線不可能なコンフィギュレーションが生成されます。

REV ピンはデバイス モデルに存在しますが、配線リソースはなく、詳細情報のない配線不可能なデザインであるというメッセージが表示されます。

ERROR:Route:471 -
   This design is unrouteable. Router will not continue. To evaluate the problem please use fpga_editor. The nets listed below can not be
   routed:
Unrouteable Net:GLOBAL_LOGIC1

ソリューション

この問題は、IDDR を正しい接続を使用してインスタンシエートすると解決します。

また、ISE 14.4 には LIT DRC チェックが追加されており、不正な接続が通知されます。
AR# 52558
日付 07/31/2014
ステータス アクティブ
種類 一般
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