説明

問題の発生したバージョン : MIG 7 Series v1.7
修正バージョン : (ザイリンクス アンサー 45195) 参照

注記 : このアンサーと添付されているパッチは、(ザイリンクス アンサー 53420) で置き換えられています。そちらのアンサーを参照してください。

MIG 7 Series DDR3 コアでは、リセット時に OCLKDELAY キャリブレーションが実行されます。

この段階で、書き込み DQS が書き込み DQ データ ウィンドウの中央にアライメントされます。 

この段階の RTL に問題があり、デザインに複数の DQS バイト グループが含まれている場合にエラーが発生するとがあります。 

エラーが発生すると、書き込み DQS が書き込み DQ のエッジにアライメントされ、書き込みキャリブレーションでエラーが発生することがあります (wrcal_err=1)。

このアンサーでは、このエラーについて説明し、RTL の回避策を示します。

この問題は、MIG 7 Series v1.8 で修正される予定です。v1.8 がリリースされるまでは、MIG 7 Series DDR3 デザインにこのアップデートを適用する必要があります。

ソリューション

背景

OCLKDELAY キャリブレーション中、検出されたエッジがジッター領域内にはないことがアルゴリズムにより確認されるので、フォルス エッジが検出されることはありません。 

アルゴリズムによりエッジが有効であると判断されると、stable_eye_r 信号がアサートされます。 

各バイトで同じフォルス エッジ検出が実行されるように、この信号を新しいバイトがキャリブレーションされる前にディアサートする必要があります。 

キャリブレーション中の新しいバイトは、cnt_dqs_r がインクリメントされることにより示されます。

RTL の問題により、次のバイトのキャリブレーションが開始するときに stable_eye_r がアサートされたままになり、間違ったエッジが検出されます。 

これにより書き込みキャリブレーション エラーが発生したり、書き込み DQS が書き込み DQ の中央ではなくエッジにアライメントされます。

回避策

このアンサーに添付されている ZIP ファイルには、アップデートされた user_design/rtl/phy/mig_7series_v1_7_ddr_phy_oclkdelay_cal.v モジュールと、MIG 7 Series v1.7 で生成されたデザインにこのファイルを含める手順が含まれます。

添付ファイル

関連添付ファイル