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AR# 52639

Zynq-7000 AP SoC、レジスタ - TRM に対するレジスタ アップデート リスト

説明

現在の TRM にはないレジスタの説明で、アップデートが保留になっているものはどれですか。

ソリューション

gem.phy_maint の説明。「pclk」から「CPU_1x clock」へ変更 (全体で変更)。
iic.Control_reg0[divisor_a]、「pclk」から「CPU_1x clock」へ変更。
pl353.set_opmode[set_wr_bl]、誤字があり、NORE から NOR へ変更。
qspi.Rx_data_REG は 8 ビット幅です。
qspi.TX_thres_REG および RX_thres_REG の値は 32 ビット ワードです。サポートされている最大値は 0x3F (0 から 63) です。ビットは [5:0] です。
spi.Vendor Info は Cadence SPI です。
spi.Config_reg0[7:6] の説明を「予約済み、常に 00 を書き込み」に変更。
spi.Config_reg [8]: 予約済み
spi.Intr_status_reg0[0, 1, 6]: タイプを W1C に変更。
spi.Intrpt_{en, dis}_reg0[all]: 書き込み : 0 : 効果なし
spi.Tx_data_reg0[TX_FIFO_data]、有効なビット フィールドは 8 ビット (7:0) です。
spi.Rx_data_reg0[RX_FIFO_data]、有効なビット フィールドは 8 ビット (7:0) です。
spi.TX_thres_reg0[DEPTH_of_TX_FIFO]: フィールド サイズは [6:0]、有効範囲は 1 から 127 です。
spi.RX_thres_reg0[DEPTH_of_RX_FIFO]: フィールド サイズは [6:0]、有効範囲は 1 から 127 です。
spi.Delay_reg0[all]: ext_clk の参照を削除。
spi.Intr_status_reg0[0, 1, 6] を RO ではなく WTC に変更。
slcr.GPIOB_CTRL[VREF_SEL]: フォーマットを改善。
新しいレジスタ
ビット
I/O
説明
slcr.FPGAx_THR_CNT
[LAST_CNT]
I
クロック パルス ターミナル カウントおよびソフトウェア クロック停止制御。このレジスタに任意の書き込みがあるとクロックがトグルしなくなります。[LAST_CNT] ビット フィールドにプログラムされているパルス数でクロックを開始するには [CPU_START] ビットを使用します。
0x0 : フリーランニング クロック (連続したクロッキング)
0x1 から 0x0FFFF : 生成するクロック パルス数 (65535 まで)
プログラムされているパルス数が生成されるまでクロックはトグルするか、PL からの FCLKCLKTRIGxN 信号の立ち上がりエッジでクロックは停止します。
slcr.FPGAx_THR_CTRL
[CPU_START]
I
立ち上がりエッジに反応するこのビットに 1 が後に続く 0 を書き込むと、クロックが開始します (または停止クロックが再開します)。
0 : クロックに影響はないが、0 から 1 への遷移の準備を行う。
1 : 前の [CPU_START] の値が 0 の場合は、カウントを開始または再開。
読み出しを実行すると書き込まれた値が読み出されます。[LAST_CNT] のクロック数に達するまで、または FCLKCLKTRIGxN 信号の立ち上がりエッジ (ロジック 0 からロジック 1) が検出されるまで、クロック パルスが継続します。
slcr.FPGAx_THR_CTRL
[CNT_RST]
I
slcr.FPGAx_THR_STA [CURR_VAL] を使用してパルス カウンターをリセット、読み出し可能にします。
0 : 影響なし
1 : クロック ジェネレーターが停止ステートにある場合パルス カウンターをすぐにリセット。またはクロック ジェネレーターが停止ステートに入ったときパルス カウンターをリセット。
slcr.FPGAx_THR_STA
[CURR_VAL]
O
パルス カウンターの現在の値 (既に生成されたパルス数など) で、読み出し専用です。クロックが停止しているときにのみ正確です。
slcr.FPGAx_THR_STA
[RUNNING]
O
PL クロック出力の実行ステータスを表し、読み出し専用。
0 : クロックが停止しているか、平常モード (スロットル コンフィギュレーションは変更可)
1 : クロックがデバッグ モードで実行中 (スロットル コンフィギュレーションは変更不可)
swdt.MODE[RSTLN]、「clock cycles (pclk)」を「CPU_1x clock cycles」に変更。
swdt.MODE[CLKSEL]、「pclk」から「CPU_1x clock」へ変更 (複数個所で変更)
ttc.Event_Register_{1:3}、「pclk」から「CPU_1x」へ変更。
ttc.Clock_Control_{1:3}[C_Src]、「pclk」から「CPU_1x clock」へ変更。
ttc.Event_Control_Timer_{1:3}[E_Lo]、「pclk」から「CPU_1x clock」へ変更 (全体で変更)。
ttc.Event_Register_{1:3}[Event]、「pclk」から「CPU_1x clock」へ変更
uart.Modem_sts_reg0[DCTS]: Delta Clear To Send ステータスを示します。消去するには 1 を書き込みます。
読み出し : このビットが前回消去されたときから UART_CTSN 入力信号のステートに変更があったことを示します。
0 : 前回このビットが消去されてから変化がない。
1 : 前回このビットが消去されてから入力ステートに変化があった。
uart.Modem_sts_reg0[DDSR]: Delta Data Set Ready ステータスを示します。 消去するには 1 を書き込みます。
読み出し : 前回このビットが消去されてから UART_DSRN 入力信号のステートに変化があったことを示します。
0 : 前回このビットが消去されてから変化がない。
1 : 前回このビットが消去されてから入力ステートに変化があった。
uart.Modem_sts_reg0[TERI] Trailing Edge Ring Indicator ステータスを示します。消去するには 1 を書き込みます。
読み出し : 前回このビットが消去されてから UART_RIN 入力信号が High から Low ステートに変化したことを示します。
0 : 前回このビットが消去されてから立ち下がりエッジが発生していない。
1 : 前回このビットが消去されてから立ち下がりエッジが発生した。
uart.Modem_sts_reg0[DDCD] Delta Data Carrier Detect ステータスを示します。消去するには 1 を書き込みます。
読み出し : このビットが前回消去されたときから UART_DCDN 入力信号のステートに変更があったことを示します。
0 : 前回このビットが消去されてから変化がない。
1 : 前回このビットが消去されてから入力ステートに変化があった。
uart.Chnl_int_sts_reg0[FRAME]: レシーバー フレーム エラー割り込みのステータスを示します。レシーバーが有効な停止ビットを検出できないときは常に、にこのイベントがトリガーされます。
0 : 前回このビットが消去されてから割り込みが発生していない。
1 : 前回このビットが消去されてから割り込みイベントが発生した。
uart.Chnl_int_sts_reg0[PARE]: レシーバー パリティ エラー割り込みステータスを示します。レシーバー パリティ ビットが期待値と一致しないとき、このイベントがトリガーされます。
0 : 前回このビットが消去されてから割り込みが発生していない。
1 : 前回このビットが消去されてから割り込みイベントが発生した。
uart.Chnl_int_sts_reg0[TIMEOUT]: レシーバー タイムアウト エラー割り込みステータスを示します。アイドル状態が長く続いたためレシーバー タイムアウト カウンターが期限切れとなるたびに、このイベントはトリガーされます。
0 : 前回このビットが消去されてから割り込みが発生していない。
1 : 前回このビットが消去されてから割り込みイベントが発生した。
uart.Chnl_int_sts_reg0[DMSI]: DCD、DSR、RI、または CTS モデム フロー制御信号のロジック レベルの変化を示します。
uart.Channel_sts_reg0 の指示子のみをアップデートします (読み出し専用)レジスタ プロローグ : このレジスタは、コントローラーのダイナミック コンディションのロー ステータスを返します。ビットはスティッキー ビットではなく、ソフトウェアによる消去や変更はできません。コントローラーのステートが変化するため、これらのビットも変化します。シーケンス、I/O アクティビティなど、ソフトウェアの影響を受ける変更があります。

RTRIG
uart.Rcvr_FIFO_trigger_level0[RTRIG] に相対した RxFIFO レベルを表します。読み出し専用。
0 : トリガー レベル未満
1 : トリガー レベル以上

REMPTY

TACTIVE
トランスミッター ステートを表します。読み出し専用。
0 : 非アクティブ ステート。
1 : アクティブ ステート。コントローラーが TxD で 1 文字シフト出力する。

RACTIVE
レシーバー ステートを表します。読み出し専用。
0 : 非アクティブ ステート。
1 : アクティブ ステート。コントローラーが TxD から 1 文字シフト入力する。

FDELT :
フロー遅延トリガー レベルと比較して、チャネル ステータス RxFIFO レベルを示します。FIFO レベルが、フロー遅延レジスタでプログラムされたトリガー レベル以上であるときは、常に [FDELT] が設定されます。

TACTIVE.
トランスミッター ステート マシンのアクティブ ステータスを示します。アクティブ ステートにある場合、トランスミッターは 1 文字シフト出力しています。
0 : トランスミッター ステート マシンが非アクティブ ステートにある。
1 : トランスミッター ステート マシンがアクティブ ステートにある。

RACTIVE.
レシーバー ステート マシンのアクティブ ステータスを示します。アクティブ ステートにある場合、レシーバーは開始ビットを検出し、1 文字シフト入力しています。
0 : レシーバー ステート マシンが非アクティブ ステートにある。
1 : レシーバー ステート マシンがアクティブ ステートにある。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
52010 Zynq-7000 AP SoC - 資料 N/A N/A
AR# 52639
日付 11/26/2012
ステータス アクティブ
種類 一般
デバイス
  • Zynq-7000
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