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LogiCORE IP Asynchronous Sample Rate Converter (ASRC) - クロック ジッターは ASRC の結果に影響するか、また THD グリッチを引き起こすか

説明

クロック ジッターは ASRC の結果に影響しますか。また THD グリッチを引き起こす可能性がありますか。

ソリューション

THD グリッチは、クロックのジッターや変動、ソース データ上の問題、または ASRC 製品ガイドに記載されているクロック供給要件が満たされていない、といったことが原因で発生します。

まず、clkin および clkout 入力は厳密にはクロックではなく、mclk によって内部でサンプルされるパルスです。つまり、これらの入力の正確なタイミングには常にある程度のジッターがあり、デザインの比率追跡ロジックにより通常はフィルターされます。また、これらのクロックのジッターのかなりの量は通常許容されることにも注意してください。こうした点を踏まえ、これらの入力に大きな変動があると、場合によっては THD の劣化が見られることがあります。

clkin の正確なエッジ位置は使用されている AES3 RX および使用されるクロックによって決定されます。Spartan-6 FPGA で ASRC を検証するためにデザインが使用されている場合、AES3 RX では 14 4MHz のクロックが使用されます。このクロックは 3 3MHz 入力クロックを基準としている DCM の CLKFX 出力です。XAPP1015 のザイリンクス AES3 RX リファレンス デザインには同期オーディオ クロックは不要であることに注意してください。周波数の高いクロックにより非同期オーディオ入力がサンプル (オーバーサンプル) されるのが通常です。ASRC への入力として使用される AES3 RX の出力は、AES3 RX へ供給されるクロックと同期します。これらの信号には少なくとも 1 クロック周期のジッターが常にあります。ASRC はこれに対応して設計されています。

一方で、出力オーディオ タイミングは通常オーバーサンプルされた非同期信号をベースにしているのではなく、オーディオ出力と同期したクロックをベースにしています。たとえば、Spartan-6 FPGA 検証デザインには、 24.576 MHz が生成され、CTXIL601 FMC ドーター カードを使用した外部クロック モジュールがあります。このクロックは AES3 TX タイミングを生成するために使用されます。ASRC の場合、このクロックは clk_in を ASRC に供給するため分周されます。たとえば、48 kHz のオーディオ出力に対し、24.576 MHz のクロックは 512 で分周されます。つまり、clk_in には非常に低いジッターがあるはずで、24.576 MHz のクロック上に存在するもののみとなるはずです。

また、ASRC 製品ガイドにある計測値は自動比率追跡モードで計測されています。つまり、比率追跡がオンになっていたということです。これらの計測はジッターが内部的に追加された状態で行われていますが、結果は同じでした。先に述べたように、ASRC は通常ジッターを許容することができます。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54516 LogiCORE IP Asynchronous Sample Rate Converter (ASRC) - Vivado 2013.1 以降のツール バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 52645
日付 07/11/2018
ステータス アーカイブ
種類 一般
IP