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AR# 52688

AXI Bridge for PCI Express v1.04.a - Zynq デバイスで Root Complex としてコンフィギュレーションすると完了 TLP が生成されない

説明

問題の発生したバージョン : v1.04.a
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 44969) を参照

AXI Bridge for PCI Express v1.04.a コアを 128 ビット データ幅の x4Gen2 Root Port としてコンフィギュレーションすると、エンドポイントからの読み出しに対して、AXI 側から有効なデータを受信しても、CplD TLP が送信されません。

ソリューション

これは既知の問題で、次のコア リリースで修正される予定です。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44969 AXI Bridge for PCI Express - ISE 14.7 までの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 52688
日付 08/28/2013
ステータス アクティブ
種類 既知の問題
IP
  • AXI PCI Express (PCIe)
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