f. GT0_GTRXRESET_IN および GT0_GTTXRESET_IN をそれぞれ gt0_gtrxreset_gt および gt0_gttxreset_gt でマップします。 g. <component_name>_GTWIZARD_i の DRP 出力信号をオープンにしておき、入力 DRP 信号を 0 に接続します (GTX の場合のみ) h. gt0_rxdfeagchold_i をインスタンス gt0_rxresetfsm_i の PORT RXDFEAGCHOLD にマップします (GTX の場合のみ) i. core_GTWIZARD_i の GT0_RXOUTCLK_OUT ポートと gt0_rx_recclk_mon_i の RX_REC_CLK0 ポートの間に BUFG を追加します。
component_name>_transceiver.v[hd] を変更します。 a. independent_clock を 1 にせずに GT0_CPLLLOCKDETCLK_IN に接続します。 b. gtwizard_inst instance にポートを追加します。 i. GT0_GTREFCLK0_COMMON_IN. gtrefclk に接続します。 ii. GT0_QPLLLOCK_OUT: オープンの状態にします。 iii. GT0_QPLLLOCKDETCLK_IN: independent_clock. iv. GT0_QPLLRESET_IN: 0 に接続します。 c. 次のように変更します。 VHDL modify gt_reset_rx <= not cplllock or (rxreset and resetdone_rx); in the case of SGMII with fabric elastic buffer to gt_reset_rx <= (rxreset and resetdone_rx); modify gt_reset_rx <= not cplllock or (rxreset_int and resetdone_rx); for all other cases to gt_reset_rx <= (rxreset_int and resetdone_rx); modify gt_reset_tx <= not cplllock or (txreset_int and resetdone_tx); to gt_reset_tx <= (txreset_int and resetdone_tx) modify rxpowerdown_int <= rxpowerdown_reg & rxpowerdown; in the case of SGMII with fabric elastic buffer to rxpowerdown_int <= rxpowerdown_reg & rxpowerdown_reg;
VERILOG Modify assign gt_reset_rx = !cplllock || (rxreset & resetdone_rx); in the case of SGMII with fabric elastic buffer to assign gt_reset_rx = (rxreset & resetdone_rx); Modify assign gt_reset_rx = !cplllock || (rxreset_int & resetdone_rx); for all other cases to assign gt_reset_rx = (rxreset_int & resetdone_rx); Modify assign gt_reset_tx = !cplllock || (txreset_int & resetdone_tx); to assign gt_reset_tx = (txreset_int & resetdone_tx); Modify assign rxpowerdown_int = {2{rxpowerdown}}; in the case of SGMII with fabric elastic buffer to assign rxpowerdown_int = {2{rxpowerdown_reg}};