説明

ソリューション

1. CORE Generator または Vivado ツール インターフェイスを起動します。
2. [IP Catalog] → [FPGA Features and Design] → [IO interfaces] → [7 Series FPGAs Transceivers wizard v2.3] をクリックします。
3. コンポーネント名を <component_name>_GTWIZARD に変更します。
4. 次のプロトコル テンプレートを選択します。
   Gigabit Ethernet CC → エラスティック バッファーのない 1000BASE-X または SGMII の場合
   Gigabit Ethernet noCC → エラスティック バッファーのある SGMII の場合
   
5. コア生成中に、オプションのポート TXPOWERDOWN、RXPOWERDOWN を選択します。
6. ギガビット コアのサンプル デザイン フォルダーの中にあるトランシーバー フォルダーにある対応するファイルをコピーして置き換えます。
   <component_name>_gtwizard_rx_startup_fsm.v[hd] (replaces <component_name>_rx_startup_fsm.v[hd])
   <component_name>_gtwizard_tx_startup_fsm.v[hd] (replaces <component_name>_tx_startup_fsm.v[hd])
   <component_name>_gtwizard_recclk_monitor.v[hd]
   <component_name>_gtwizard_init.v[hd]
   
7. a. 作業エリアから <component_name>_gtwizard_gt.v[hd] をコピーします。
   b. TXPD_IN[0] を gtxe2 インスタンスの TXELECIDLE ピンに接続します。
   
8. a. 作業エリアから <component_name>_gtwizard.v[hd] をコピーします。
   b. 制約エラーを防ぐため <component_name>_gtwizard_gt のインスタンス名を gt0_GTWIZARD_i に変更します。
   
9. <component_name>_gtwizard_init.v[vhd] を変更します。
   a. ダイナミック リコンフィギュレーション ポート (DRP) 信号をコメントアウトします (GTX の場合のみ)。
   b. 受信ポート RX DFE (Decision Feedback Equalizer) ポート信号をコメントアウトします。
   c. <component_name>_GTWIZARD_ADAPT_TOP_DFE および <component_name>_GTWIZARD_ADAPT_TOP_LPM (GTX の場合のみ) の宣言およびインスタンシエーションをコメントアウトします。
   d. independent_clock の周期に従い STABLE_CLOCK_PERIOD を変更します。このデザインでは 5 に設定します。
   e. 信号 gt0_gtrxreset_gt および gt0_gttxreset_gt を次のように定義します。
   
   VHDL
   gt0_gttxreset_gt <= gt0_gttxreset_t or GT0_GTTXRESET_IN;
   gt0_gtrxreset_gt <= gt0_gtrxreset_t or GT0_GTRXRESET_IN;
   
   VERILOG
   assign gt0_gttxreset_gt = gt0_gttxreset_t || GT0_GTTXRESET_IN;
   assign gt0_gtrxreset_gt = gt0_gtrxreset_t || GT0_GTRXRESET_IN;
   
   f. GT0_GTRXRESET_IN および GT0_GTTXRESET_IN をそれぞれ gt0_gtrxreset_gt および gt0_gttxreset_gt でマップします。
   g. <component_name>_GTWIZARD_i の DRP 出力信号をオープンにしておき、入力 DRP 信号を 0 に接続します (GTX の場合のみ)
   h. gt0_rxdfeagchold_i をインスタンス gt0_rxresetfsm_i の PORT RXDFEAGCHOLD にマップします (GTX の場合のみ)
   i. core_GTWIZARD_i の GT0_RXOUTCLK_OUT ポートと gt0_rx_recclk_mon_i の RX_REC_CLK0 ポートの間に BUFG を追加します。
10. component_name>_transceiver.v[hd] を変更します。
    a. independent_clock を 1 にせずに GT0_CPLLLOCKDETCLK_IN に接続します。
    b. gtwizard_inst instance にポートを追加します。
    i. GT0_GTREFCLK0_COMMON_IN. gtrefclk に接続します。
    ii. GT0_QPLLLOCK_OUT: オープンの状態にします。
    iii. GT0_QPLLLOCKDETCLK_IN: independent_clock.
    iv. GT0_QPLLRESET_IN: 0 に接続します。
    c. 次のように変更します。
    VHDL
    modify gt_reset_rx <= not cplllock or (rxreset and resetdone_rx); in the case of SGMII with fabric elastic buffer to
    gt_reset_rx <= (rxreset and resetdone_rx);
    modify gt_reset_rx <= not cplllock or (rxreset_int and resetdone_rx); for all other cases to
    gt_reset_rx <= (rxreset_int and resetdone_rx);
    modify gt_reset_tx <= not cplllock or (txreset_int and resetdone_tx); to
    gt_reset_tx <= (txreset_int and resetdone_tx)
    modify rxpowerdown_int <= rxpowerdown_reg & rxpowerdown; in the case of SGMII with fabric elastic buffer to
    rxpowerdown_int <= rxpowerdown_reg & rxpowerdown_reg;
    
    VERILOG
    Modify assign gt_reset_rx = !cplllock || (rxreset & resetdone_rx); in the case of SGMII with fabric elastic buffer to
    assign gt_reset_rx = (rxreset & resetdone_rx);
    Modify assign gt_reset_rx = !cplllock || (rxreset_int & resetdone_rx); for all other cases to
    assign gt_reset_rx = (rxreset_int & resetdone_rx);
    Modify assign gt_reset_tx = !cplllock || (txreset_int & resetdone_tx); to
    assign gt_reset_tx = (txreset_int & resetdone_tx);
    Modify assign rxpowerdown_int = {2{rxpowerdown}}; in the case of SGMII with fabric elastic buffer to
    assign rxpowerdown_int = {2{rxpowerdown_reg}};