問題の発生したバージョン : v1.4
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 47441) 参照
Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 コアをインプリメントする際に、Gen1/Gen2 コア コンフィギュレーションでパフォーマンス レベルとして Extreme
を選択すると、ツールから次の警告が出力されます。
WARNING: [Vivado 12-180] No cells matched 'core_i/inst/pcie_top_i/pcie_7vx_i/pcie_bram_7vx_i/cpl_fifo/genblk*.CPL_FIFO_16KB.U0/
SPEED_250MHz.RAMB36E1[2].u_fifo'.
[../run/example_project/core_example/core_example.srcs/constrs_1/imports/example_design/
xilinx_pcie_3_0_7vx_ep_1_lane_gen1_xc7vx330t-ffg1157-1-PCIE_X0Y1.xdc:146]
CRITICAL WARNING: [Common 17-55] 'set_property' expects at least one object.
[../run/example_project/core_example/core_example.srcs/constrs_1/imports/example_design/
xilinx_pcie_3_0_7vx_ep_1_lane_gen1_xc7vx330t-ffg1157-1-PCIE_X0Y1.xdc:146]
WARNING: [Vivado 12-180] No cells matched 'core_i/inst/pcie_top_i/pcie_7vx_i/pcie_bram_7vx_i/cpl_fifo/genblk*.CPL_FIFO_16KB.U0/
SPEED_250MHz.RAMB36E1[3].u_fifo'.
[../run/example_project/core_example/core_example.srcs/constrs_1/imports/example_design/xilinx_pcie_3_0_7vx_ep_1_lane_gen1_xc7vx330t-ffg1157-1-PCIE_X0Y1.xdc:147]
CRITICAL WARNING: [Common 17-55] 'set_property' expects at least one object.
[../run/example_project/core_example/core_example.srcs/constrs_1/imports/example_design/
xilinx_pcie_3_0_7vx_ep_1_lane_gen1_xc7vx330t-ffg1157-1-PCIE_X0Y1.xdc:147]
この問題は既知の問題であり、今後のリリースで修正される予定です。この問題を回避するには、コアのコンフィギュレーション GUI で [BRAM Configurations Options] の [Performance Level] で [Good] をオンにしてください。
注記 : 「問題の発生したバージョン」とは、問題が最初に発見されたバージョンを示します。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
改訂履歴
2012/12/18 - 初版
| AR# 53023 | |
|---|---|
| 日付 | 09/03/2013 |
| ステータス | アクティブ |
| 種類 | 一般 |
| IP | |