UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 53039

14.3 EDK、Zynq-7000 DDRC - PS7 DDR コンフィギュレーションで DQS からクロックへの遅延が -.100ns/0ns までに制限される

説明

PS7 DDR コンフィギュレーションで DQS からクロックへの遅延が -.100ns/0ns までに制限されるのはなぜですか。

それよりも負の値が大きい場合はどうなりますか。

ソリューション

-.100ns/0ns の制限は、任意のツール制限です。 

ただし、『Zynq-7000 All Programmable SoC PCB デザインおよびピン配置ガイド』 (UG933) のボード ガイドラインに照らし合わせてボード デザインを確認することをお勧めします。 このガイドラインに従うと、負の値が大きくなることはありません。

これを回避するには、可能な限り小さい値を設定し、使用可能な場合はトレーニングをイネーブルにします。 

PL の MIG (Memory Interface Generator) ボード設計要件の配線制約に適合させるため、0ns 要件が追加されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
53051 Zynq-7000 SoC - PS DDR コントローラー N/A N/A
AR# 53039
日付 04/23/2014
ステータス アクティブ
種類 一般
デバイス
  • Zynq-7000
ツール
  • EDK - 14.4
  • EDK - 14.3
  • EDK - 14.2
  • EDK - 14.1
このページをブックマークに追加