このアンサーは、プロセッシング システム (DDR) コントローラー (DDRC) に関連する Zynq-7000 SoC アンサー レコードをまとめたもので、一般的な質問や既知の問題が含まれます。
注記: このアンサーは、ザイリンクス Zynq-7000 SoC ソリューション センター (Xilinx Answer 52512) の一部です。
ザイリンクス Zynq-7000 SoC ソリューション センターには、Zynq-7000 SoC に関する質問が集められています。
Zynq-7000 SoC を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス Zynq-7000 SoC ソリューション センターから情報を入手してください。
DDR ボード デザインに関する主なアンサー
| (Xilinx Answer 51996) | Zynq-7000、DDRC - データシートに記載されている Zynq プロセッシング システムの DDR パラメーター |
| (Xilinx Answer 46871) | 14.2 EDK、Zynq-7000 - Zynq デバイスで使用すべき IBIS モデル |
| (Xilinx Answer 51778) | Zynq-7000 - PS DDR3 CKE 信号の終端 |
| (Xilinx Answer 46723) | Zynq-7000 SoC - ボード デザインの PS DDR DQ ピンはスワップ可能か |
| (Xilinx Answer 52539) | Zynq-7000 SoC - ボード デザイン |
| (Xilinx Answer 46778) | Zynq-7000 - PS DRAM コントローラー (DDRC) のボード パラメーターを設定する方法 |
| (Xilinx Answer 59836) | Zynq-7000 SoC - DDRC トレーニングの機能 |
| (Xilinx Answer 54398) | Zynq-7000 SOC - クロック周波数よりも高速な DDR デバイスを使用する際に利用可能なタイミング仕様 |
| (Xilinx Answer 51790) | Zynq-7000 - DDRC アドレス マップの使用法 |
| (Xilinx Answer 53039) | 14.3 EDK、Zynq-7000 DDRC - PS7 DDR コンフィギュレーションで DQS からクロックへの遅延が -100ns までに制限される |
DDR デバッグに関する主なアンサー
| (Xilinx Answer 60454) | Zynq-7000 PS DDR コントローラーのデザイン アドバイザリ - ISE/EDK および Vivado 2013.3 以前で DDR IO が適切に設定されない |
| (Xilinx Answer 62042) | Zynq-7000 SoC、Vivado 2014.2 - PS DDRC が読み出し中に ODT をアサートする |
| (Xilinx Answer 51074) | 14.2 EDK、Zynq-7000 - ECC の PS DDRC が機能しない |
| (Xilinx Answer 47516) | Zynq-7000 SoC、DDR - コントローラーで STREX 命令が不正に処理される |
| (Xilinx Answer 47484) | Zynq-7000 SoC、AXI - AXI_HP が OCM および DDR にアクセスするとデッドロック状態が発生する可能性がある |
| (Xilinx Answer 47514) | Zynq-7000 SoC、DDR - セルフリフレッシュを終了後、DDR3 で DRAM のクロックが開始するタイミングが早すぎる |
関連資料
『Zynq-7000 SoC テクニカル リファレンス マニュアル』
『Zynq-7000 SoC (Z-7007S、Z-7012S、Z-7014S、Z-7010、Z-7015、Z-7020): DC 特性および AC スイッチ特性』
『Zynq-7000 SoC (Z-7030、Z-7035、Z-7045、Z-7100): DC 特性および AC スイッチ特性』
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 52511 | Zynq-7000 SoC デザイン アシスタント | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 51996 | Zynq-7000、DDRC - データシートに記載されている Zynq プロセッシング システムの DDR パラメーター | N/A | N/A |
| 46871 | Zynq-7000 - Zynq-7000 デバイスで使用すべき IBIS モデル | N/A | N/A |
| 52539 | Zynq-7000 SoC - ボード デザイン | N/A | N/A |
| 46778 | Zynq-7000 - PS DRAM コントローラー (DDRC) のボード パラメーターを設定する方法 | N/A | N/A |
| 51790 | Zynq-7000 - DDRC アドレス マップの使用法 | N/A | N/A |
| 53039 | 14.3 EDK、Zynq-7000 DDRC - PS7 DDR コンフィギュレーションで DQS からクロックへの遅延が -.100ns/0ns までに制限される | N/A | N/A |
| 51074 | 14.2 EDK、Zynq-7000 - ECC の PS DDRC が機能しない | N/A | N/A |
| 47516 | Zynq-7000 SoC、DDR - コントローラーで STREX 命令が不正に処理される | N/A | N/A |
| 47484 | Zynq-7000 SoC、AXI - AXI_HP が OCM および DDR にアクセスするとデッドロック状態が発生する可能性がある | N/A | N/A |
| 47514 | Zynq-7000 SoC、DDR - セルフリフレッシュの後、DDR3 で DRAM のクロックが開始するタイミングが早すぎる | N/A | N/A |
| 46723 | Zynq-7000 SoC - ボード デザインの PS DDR DQ ピンはスワップ可能か | N/A | N/A |
| 60454 | Zynq-7000 PS DDR コントローラーのデザイン アドバイザリ - ISE/EDK および Vivado 2013.3 以前で DDR IO が適切に設定されない | N/A | N/A |
| 62042 | Zynq-7000 SoC、Vivado 2014.2 - PS DDRC が読み出し中に ODT をアサートする | N/A | N/A |
| AR# 53051 | |
|---|---|
| 日付 | 06/13/2018 |
| ステータス | アクティブ |
| 種類 | ソリューション センター |
| デバイス | |