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AR# 53051

Zynq-7000 AP SoC - PS DDR コントローラー

説明

このアンサーでは、Zynq-7000 AP SoC のプロセッシング システム (PS) DDR コントローラー (DDRC) に関する、一般的な質問や既知の問題などのアンサーをリストします。

注記 : このアンサーは、Zynq-7000 AP SoC ソリューション センター (ザイリンクス アンサー 52512) の一部です。
ザイリンクス Zynq-7000 AP SoC ソリューション センターには、Zynq-7000 AP SoC に関する問題を解決するのに役立つ情報が記載されています。
Zynq-7000 AP SoC を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス Zynq-7000 AP SoC ソリューション センターから情報を入手してください。

ソリューション

DDR ボード デザインに関する主なアンサー
 
(ザイリンクス アンサー 51996) Zynq-7000、DDRC - データシートに記載されている Zynq プロセッシング システムの DDR パラメーター
(ザイリンクス アンサー 46871) 14.2 EDK、Zynq-7000 - Zynq デバイスで使用すべき IBIS モデル
(ザイリンクス アンサー 51778) Zynq-7000 - PS DDR3 CKE 信号の終端
(ザイリンクス アンサー 46723) Zynq-7000 AP SoC - ボード デザインの PS DDR DQ ピンはスワップ可能か
(ザイリンクス アンサー 52539)  Zynq-7000 AP SoC - ボード デザイン

DDR のコンフィギュレーションとトレーニングに関する主なアンサー
 
(ザイリンクス アンサー 46778) Zynq-7000 - PS DRAM コントローラー (DDRC) のボード パラメーターを設定する方法
(ザイリンクス アンサー 59836)  Zynq-7000 SoC - DDRC トレーニングの機能
(ザイリンクス アンサー 54398) Zynq-7000 AP SOC - クロック周波数よりも高速な DDR デバイスを使用する際に利用可能なタイミング仕様
(ザイリンクス アンサー 51790) Zynq-7000 - DDRC アドレス マップの使用法
(ザイリンクス アンサー 53039) 14.3 EDK、Zynq-7000 DDRC - PS7 DDR コンフィギュレーションで DQS からクロックへの遅延が -.100ns までに制限される

DDR デバッグに関する主なアンサー
 
(ザイリンクス アンサー 60454)  Zynq-7000 PS DDR コントローラーのデザイン アドバイザリ - ISE/EDK および Vivado 2013.3 以前で DDR IO が適切に設定されない
(ザイリンクス アンサー 62042)  Zynq-7000 AP SoC、Vivado 2014.2 - PS DDRC が読み出し中に ODT をアサートする
(ザイリンクス アンサー 51074) 14.2 EDK、Zynq-7000 - ECC の PS DDRC が機能しない
(ザイリンクス アンサー 47516)  Zynq-7000 AP SoC、DDR - コントローラーで STREX 命令が不正に処理される
(ザイリンクス アンサー 47484)  Zynq-7000 AP SoC、AXI - AXI_HP が OCM および DDR にアクセスするとデッドロック状態が発生する可能性がある
(ザイリンクス アンサー 47514)  Zynq-7000 AP SoC、DDR - セルフリフレッシュを終了後、DDR3 で DRAM のクロックが開始するタイミングが早すぎる

関連資料

『Zynq-7000 AP SOC テクニカル リファレンス マニュアル』
第 10 章 : DDR メモリ コントローラー

『Zynq-7000 All Programmable SoC PCB デザインおよびピン配置ガイド』 (UG933)

『Zynq-7000 All Programmable SoC (XC7Z010、XC7Z020) データシート : DC 特性および AC スイッチ特性』 (DS187)

『 Zynq-7000 All Programmable SoC (XC7Z030、XC7Z045) データシート : DC 特性および AC スイッチ特性』 (DS191)

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
52511 Zynq-7000 AP SoC デザイン アシスタント N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51996 Zynq-7000、DDRC - データシートに記載されている Zynq プロセッシング システムの DDR パラメーター N/A N/A
46871 Zynq-7000 - Zynq-7000 デバイスで使用すべき IBIS モデル N/A N/A
52539 Zynq-7000 AP SoC - ボード デザイン N/A N/A
46778 Zynq-7000 - PS DRAM コントローラー (DDRC) のボード パラメーターを設定する方法 N/A N/A
51790 Zynq-7000 - DDRC アドレス マップの使用法 N/A N/A
53039 14.3 EDK、Zynq-7000 DDRC - PS7 DDR コンフィギュレーションで DQS からクロックへの遅延が -.100ns/0ns までに制限される N/A N/A
51074 14.2 EDK、Zynq-7000 - ECC の PS DDRC が機能しない N/A N/A
47516 Zynq-7000 AP SoC、DDR - コントローラーで STREX 命令が不正に処理される N/A N/A
47484 Zynq-7000 AP SoC、AXI - AXI_HP が OCM および DDR にアクセスするとデッドロック状態が発生する可能性がある N/A N/A
47514 Zynq-7000 AP SoC、DDR - セルフリフレッシュを終了後、DDR3 で DRAM のクロックを開始するタイミングが早すぎる N/A N/A
46723 Zynq-7000 AP SoC - ボード デザインの PS DDR DQ ピンはスワップ可能か N/A N/A
60454 Zynq-7000 PS DDR コントローラーのデザイン アドバイザリ - ISE/EDK および Vivado 2013.3 以前で DDR IO が適切に設定されない N/A N/A
62042 Zynq-7000 AP SoC、Vivado 2014.2 - PS DDRC が読み出し中に ODT をアサートする N/A N/A
AR# 53051
日付 11/17/2014
ステータス アクティブ
種類 ソリューション センター
デバイス
  • Zynq-7000
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