AR# 53053

説明

問題の発生したバージョン : MIG 7 Series v1.7
修正バージョン : MIG 7 Series v1.8

MIG 7 Series QDRII+ 生成デザインでは、次の読み出しデータ キャプチャ スキームがデフォルトで使用されます。このキャプチャ スキームは、最上位 RTL パラメーターの CPT_CLK_CQ_ONLY=FALSE を使用して設定されます。

53053_FALSE.jpg

このキャプチャ スキームでは、読み出しデータのアライメントが適切にキャプチャされるようにするため、CLK と CLKB の立ち上がりエッジが近くになるようにする必要があります。ハードウェアで読み出しキャリブレーション エラーが発生するのは、同じバンク内の PHASER_IN と PHASER_OUT のスキュー差が大きすぎるため、CLKB の間違ったエッジで読み出しデータがキャプチャされるからです。

ソリューション

キャリブレーション エラーは、予測されるデータ パターン 0FF0_0F0F が ISERDES に出力されない場合に、Read Calibration Stage 1 で発生することがあります。これは、ChipScope ツールを使用して rdlvl_stg1_start = 1 でトリガーし、読み出しデータ信号とその他の Read Stage 1 のデバッグ信号 (『7 シリーズ FPGA メモリ インターフェイス ソリューション ユーザー ガイド』 (UG586) の表 2-20 参照) を監視すると検証できます。

この問題を回避するには、最上位モジュールまたはインスタンシエーションで CPT_CLK_CQ_ONLY=TRUE パラメーターを設定します。 CPT_CLK_CQ_ONLY=TRUE の場合、読み出しデータのキャプチャに CQ のみが使用されて、ILOGIC への CLKB 入力に対してローカル インバーターが使用されます。

次の図は、このキャプチャ スキームを表しています。

53053_TRUE.jpg

注記 : qdriip_cq_p (CQ) および qdriip_cq_n (CQ#) はどちらも I/O サイトに配置する必要があります。 これは、MEM_RD_LATENCY パラメーター値によって CQ または CQ# のいずれかがこのキャプチャ スキームで実際に使用されるからです。

CPT_CLK_CQ_ONLY=TRUE キャプチャ スキームでは、PHASER_OUT も一緒に削除されるので、スキュー差が削除されて、データ アライメントの問題が解決します。この問題は、すべての MIG 7 Series QDRII+ で発生する可能性があるため、MIG 7 Series QDRII+ デザインでは、最上位モジュールまたはインスタンシエーションで CPT_CLK_CQ_ONLY=TRUE パラメーターを設定する必要があります。MIG v1.8 およびそれ以降のリリースでは、CPT_CLK_CQ_ONLY=TRUE キャプチャ スキームが使用されます。

改訂履歴 :
2012/12/10 - 初版

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