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AR# 53188

2012.x Vivado - RTL シミュレーション用に SystemVerilog ソースが Modelsim の DO ファイルに書き込まれない

説明

Vivado プロジェクトに SystemVerilog ソースが含まれていて、シミュレーションに Modelsim を使用しています。

Vivado 2012.x ツールで RTL シミュレーションを実行しようとしましたが、SystemVerilog ファイルがシミュレータの DO ファイルに渡されませんでした。

ソリューション

Vivado ツールでは、Modelsim との統合において SystemVerilog ファイルを正しく処理できません。

この問題を Vivado 2012.x で回避するには、DO ファイルを手動で変更し、Modelsim をスタンドアロンで実行します。 

SystemVerilog ファイルには、次のように -sv オプションを付ける必要があります。

vlog -sv -work work "C:/project/lower.sv"
vlog -sv -work work "C:/project/middle.sv"
vlog -sv -work work "C:/project/top.sv"

この問題は、Vivado 2013.1 リリースで修正されています。

AR# 53188
日付 06/11/2014
ステータス アーカイブ
種類 既知の問題
ツール
  • Vivado Design Suite - 2012.3
  • Vivado Design Suite - 2012.2
  • Vivado Design Suite - 2012.1
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